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參數(shù)資料
| 型號： | M30280M4T-XXXHP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 0.50 MM PITCH, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 370/415頁 |
| 文件大小： | 2591K |
| 代理商： | M30280M4T-XXXHP |
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M16C/28 Group
Under development Preliminary specification
Specifications in this manual are tentative and subject to change.
7. Clock Generation Circuit
Rev.0.60 2004.02.01
page 40 of N
REJ09B0047-0060Z
7.3 Ring Oscillator Clock
This clock is supplied by a variable ring oscillator. This clock is used as the clock source for the CPU and
peripheral function clocks. In addition, if the PM22 bit of PM2 register is “1” (ring oscillator clock for the
watchdog timer count source), this clock is used as the count source for the watchdog timer (Refer to “10.
Watchdog Timer Count source protective mode”).
After reset, the ring oscillator clock divided by 16 is used for the CPU clock. It can also be turned on by
setting the CM21 bit of CM2 register to “1” (ring oscillator clock), and is used as the clock source for the
CPU and peripheral function clocks. If the main clock stops oscillating when the CM20 bit of CM2 register
is “1” (oscillation stop, re-oscillation detection function enabled) and the CM27 bit is “1” (oscillation stop,
re-oscillation detection interrupt), the ring oscillator automatically starts operating, supplying the neces-
sary clock for the microcomputer.
7.4 PLL Clock
The PLL clock is generated from the main clock by a PLL frequency synthesizer. This clock is used as the
clock source for the CPU and peripheral function clocks. After reset, the PLL clock is turned off. The PLL
frequency synthesizer is activated by setting the PLC07 bit to “1” (PLL operation). When the PLL clock is
used as the clock source for the CPU clock, wait tsu(PLL) for the PLL clock to be stable, and then set the
CM11 bit in the CM1 register to “1”.
Before entering wait mode or stop mode, be sure to set the CM11 bit to “0” (CPU clock source is the main
clock). Furthermore, before entering stop mode, be sure to set the PLC07 bit in the PLC0 register to “0”
(PLL stops). Figure 7.4.1 shows the procedure for using the PLL clock as the clock source for the CPU.
The PLL clock frequency is determined by the equation below.
PLL clock frequency=f(XIN) X (multiplying factor set by the PLC02 to PLC00 bits PLC0 register
(However, 10 MHz
≤ PLL clock frequency ≤ 20 MHz)
The PLC02 to PLC00 bits can be set only once after reset. Table 7.4.1 shows the example for setting PLL
clock frequencies.
XIN
(MHz)
PLC02
PLC01
PLC00
Multiplying factor
PLL clock
(MHz)(Note)
10
0
1
2
20
50
1
0
4
Note: 10MHz
≤ PLL clock frequency ≤ 20MHz.
Table 7.4.1. Example for Setting PLL Clock Frequencies
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