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參數(shù)資料
| 型號： | L64105 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | AUDIO/VIDEO DECODER |
| 中文描述： | 音頻/視頻解碼器 |
| 文件頁數(shù)： | 149/454頁 |
| 文件大?。?/td> | 4554K |
| 代理商： | L64105 |
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Video Interface Registers
4-67
Figure 4.100 Register 283 (0x11B)
Override Picture Width [6:0]
R/W [6:0]
This field contains the picture width of the override frame
store in 8-pixel increments. In other words, this field
should be programmed with picture width in pixels
÷
8.
This field is used only when the Display Override Mode
bits (Register 265, bits 4 and 5,
page 4-59
) are set to
0b01 or 0b10.
Reserved
7
Clear this bit when writing to this register.
Figure 4.101 Register 284 (0x11C)
ITU-R BT.656 Mode
R/W 0
When this bit is set, the L64105 sends out a 4-word code
for the start and end of active video at blanking time.
Sync Active Low
R/W 1
When this bit is set, the L64105 expects active low
Horizontal and Vertical Sync inputs. If the bit is cleared,
the chip expects active high sync inputs. The host should
set this bit to match the sense of the sync inputs from the
NTSC/PAL encoder.
Reserved
2
Clear this bit when writing to this register.
Pixel State Reset Value [1:0]
R/W [4:3]
The pixel state machine is initialized by the Horizontal
Sync pulse. The initial state of this field is programmed
by the host. This allows the host to adjust the pixel state
timing such that the main region starts on the Cb state.
This state machine follows this sequence; Cb, Y, Cr, Ys,
Cb. The Pixel State Reset Values are calculated using
the following formula:
Pixel State Reset Value = (Main Start Column + 2) mod 4.
7
6
0
Reserved
Override Picture Width [6:0]
7
6
5
4
3
2
1
0
Reserved
VSYNC Input
Type
CCrCb 2’s
Reserved
Sync Active
Low
ITU-R BT.656
Mode
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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