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參數(shù)資料
| 型號： | IDT88K8483BRI |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 34/162頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SPI-4 EXCHANGE 3PORT 672-BGA |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | * |
| 其它名稱： | 88K8483BRI |
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129 of 162
October 20, 2006
IDT IDT88K8483
Auxiliary Registers
Auxiliary Interface Enable Register
Auxiliary Interface Configuration Register
Auxiliary Extension Buffer Configuration Register
Field
Read /
Write
Bits
Length Reset
State
Description
AUX_EN
R/W
0:0
1
0
This field enables the auxiliary interface1.
0:Disable the auxiliary interface.
1:Enable the auxiliary interface.
AUX_PDN
R/W
0:1
1
0
This field powers down the auxiliary outputs except for the clock.
0:Power up the auxiliary interface.
1:Power down the auxiliary interface.
Note: 1The interface has to be configured before enabling it.This is done in Auxiliary Interface Configuration Register (p. 129)
2The interface has to be powered down before configuring it to the QDR-II interface mode or the generic interface mode
Table 116 Auxiliary Interface Enable Register (Block Base=0x0A00, Register Offset=0x00)
Field
Read /
Write
Bits
Length Reset
State
Description
MEM
R/W
0:0
1
0
This bit configures the auxiliary interface to QDR-II mode or generic mode1.
0: Generic interface mode.
1: QDR-II interface mode.
LIDMDF
R/W
0:1
1
0
This bit defines the manner in which the LID in the PFP is mapped to the FIFOs in
the QDR-II, for both status channel and data channel.
0: PFP LID x status channel is mapped to FIFO x status channel in the external
QDR-II SRAM. FIFO x data channel in the QDR-II SRAM is mapped to the PFP LID
x data channel. This setting is used when all PFP LID channels are mapped to
QDR-II FIFOs.
1: PFP LID x status channel is mapped to the (FIFO x - LID_offset) status channel in
the external QDR-II SRAM. FIFO x data channel in the QDR-II SRAM is mapped to
the PFP (LID x+ LID_offset) data channel. This setting is used when some LIDs are
mapped to the QDR-II FIFOs and other LIDs are mapped to the egress interface.
Note: 1The interface has to be powered down before configuring it to the QDR II interface mode or the generic interface mode
Table 117 Auxiliary Interface Configuration Register
(Block Base=0x0A00, Register Offset=0x01)
Field
Read /
Write
Bits
Length Reset
State
Description
EBC[2:0]
R/W
0:2
3
0
Determines the number of FIFOs that are configured in the external QDR-II SRAM.
Please refer to Table 119 for more information.
Table 118 Auxiliary Extension Buffer Configuration Register (Block Base=0x0A00, Register Offset=0x02)
相關(guān)PDF資料 |
PDF描述 |
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| IDT88P8344 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:SPI EXCHANGE 4 x SPI-3 TO SPI-4 Issue 1.0 |
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