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參數(shù)資料
| 型號(hào)： | HB52F169E1 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | 128 MB Registered SDRAM DIMM(128 MB 寄存同步DRAM DIMM) |
| 中文描述： | 128 MB的注冊(cè)SDRAM的內(nèi)存（128 MB的寄存同步的DRAM內(nèi)存） |
| 文件頁數(shù)： | 17/57頁 |
| 文件大?。?/td> | 870K |
| 代理商： | HB52F169E1 |
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HB52F169E1-75F
17
Relationship Between Frequency and Minimum Latency
Notes:
1.I
RCD
to I
RRD
are recommended value.
2.Be valid [DSEL] or [NOP] at next command of self refresh exit.
3.Except [DSEL] and [NOP]
HB52F169E1-75F
133
CE laten-
cy
= 4
Parameter
100
CE laten-
cy
= 3
Frequency (MHz)
t
CK
(ns)
Active command to column command (same bank) I
RCD
Active command to active command (same bank)
HITA-
CHI-
Symbol
PC100
Sym-
bol
7.5
3
9
10
2
7
Notes
1
= [I
RAS
+
I
RP
]
1
1
I
RC
Active command to precharge command (same
bank)
Precharge command to active command (same
bank)
Write recovery or data-in to precharge command
(same bank)
Active command to active command (different bank) I
RRD
Self refresh exit time
Last data in to active command
(Auto precharge, same bank)
Self refresh exit to command input
I
RAS
6
5
I
RP
3
2
1
I
DPL
Tdpl
1
0
1
2
2
4
2
2
2
1
2
= [I
DPL
+
I
RP
]
= [I
RC
]
3
I
SREX
I
APW
Tsrx
Tdal
I
SEC
9
7
Precharge command to high impedance
Last data out to active command
(auto precharge) (same bank)
Last data out to precharge (early precharge)
Column command to column command
Write command to data in latency
DQMB to data in
DQMB to data out
CKE to CK disable
Register set to active command
S to command disable
Power down exit to command input
Burst stop to output valid data hold
Burst stop to output high impedance
Burst stop to write data ignore
I
HZP
I
APR
Troh
4
0
3
0
I
EP
I
CCD
I
WCD
I
DID
I
DOD
I
CLE
I
RSA
I
CDD
I
PEC
I
BSR
I
BSH
I
BSW
–3
1
1
1
3
2
1
0
1
3
4
1
–2
1
1
1
3
2
1
0
1
2
3
1
Tccd
Tdwd
Tdqm
Tdqz
Tcke
Tmrd
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