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參數(shù)資料
| 型號(hào)： | COLDFIRE2UMAD |
| 英文描述： | Version 2/2M ColdFire Core Processor User＇s Manual Addendum |
| 中文描述： | 版本2/2M ColdFire內(nèi)核的處理器用戶手冊附錄 |
| 文件頁數(shù)： | 55/253頁 |
| 文件大?。?/td> | 1762K |
| 代理商： | COLDFIRE2UMAD |
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Signal Summary
MOTOROLA
ColdFire2/2M User’s Manual
For More Information On This Product,
Go to: www.freescale.com
2-11
2.4.3.2 SRAM CHIP-SELECT (SRAM_CSB).
SRAMs are currently selected to perform a data transfer with the ColdFire2/2M. This signal
should be connected to the chip-select (CSB) signal of the four compiled SRAMs.
This active-low output signal indicates the
2.4.3.3 SRAM DATA INPUT BUS (SRAM_DI[31:0]).
write data path between the ColdFire2/2M and the integrated SRAM. The data bus is 32-bits
wide and can transfer 8, 16, or 32 bits of data per bus transfer. During a line transfer, the
data lines are time-multiplexed across multiple cycles to carry 128 bits. This bus should be
connected to the data inputs (DBI) of the four compiled SRAMs. If only one byte is being
written, the byte will be replicated on all 4 lines likewise a word will be replicated in both word
positions.
These output signals provide the
2.4.3.4 SRAM DATA OUTPUT BUS (SRAM_DO[31:0]).
read data path between the integrated RAM and the ColdFire2/2M. The data bus is 32-bits
wide and can transfer 8, 16 or 32 bits of data per bus transfer. During a line transfer, the data
lines are time-multiplexed across multiple cycles to carry 128 bits. This bus should be
connected to the data outputs (DBO) of the four compiled SRAMs.
These input signals provide the
2.4.3.5 SRAM SIZE (SRAM_SZ[2:0]).
SRAMs connected to the ColdFire2/2M. These pins need to stay valid during all operation.
If the SRAM_SZ pins are zero, the SRAM cannot be enabled via a CPU space write to
RAMBAR. Therefore if the RAM is enabled while the SRAM_SZ pins are at zero, the
processor behaves as if no SRAM module existed.
These static inputs specify the size of the compiled
Table 2-12
lists the possible SRAM configurations.
2.4.3.6 SRAM STROBE (SRAM_ST[3:0]).
cycle to the integrated SRAMs on a low-to-high transition. These signals should be
connected individually to the strobe input (ST) signals of the four compiled SRAMs. The
ST[0] signal connects to the high-order byte and ST[3] connects to the low-order byte.
These output signals initiate a read or write
Table 2-12. SRAM Configuration Encoding
TOTAL SRAM SIZE
(BYTES)
None
512
1 K
2 K
4 K
8 K
RAM_SZ[2:0]
ADDRESS
(BITS)
-
7
8
9
10
11
12
DATA
(BITS)
-
4@8
4@8
4@8
4@8
4@8
4@8
1
000
001
010
011
100
101
110
16K
2
32K
4 RAMs, each 8-bits wide
16K and 32K RAMs may require a reduced operating
frequency.
2
111
13
4@8
NOTES: 1.
2.
F
Freescale Semiconductor, Inc.
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| COLDFIRE3UM | Version 3 ColdFire Core User＇s Manual |
| COM150A | 100V Single N-Channel Hi-Rel MOSFET in a TO-254AA package |
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| COM2502P | UART |
| COM250A | 200V Single N-Channel Hi-Rel MOSFET in a TO-254AA package |
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參數(shù)描述 |
|---|---|
| COLDFIRE3UM | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Version 3 ColdFire Core User＇s Manual |
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| COLINKEX"LPC11C14 EVB | 制造商:Embest Info&Tech Co Ltd 功能描述:DEVELOPMENT TOOL CORTEX-M0 LPC11C14 制造商:Embest Info&Tech Co Ltd 功能描述:DEVELOPMENT TOOL, CORTEX-M0, LPC11C14 |
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