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Signal Summary
MOTOROLA
ColdFire2/2M User’s Manual
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2-7
2.4 INTEGRATED MEMORY SIGNALS
These signals interface the ColdFire2/2M to an integrated instruction cache, ROMs and
SRAMs.
2.4.1 Instruction Cache Signals
The signals interface the ColdFire2/2M to an optional integrated instruction cache.
2.4.1.1 INSTRUCTION CACHE ADDRESS BUS (ICH_ADDR[14:2]).
output signals provide the address of the current bus cycle (i.e. fetch cycle) to the integrated
cache RAMs. ICH_ADDR is only updated on fetch cycles (i.e. ICH_ADDR does not get
updated on SRAM or ROM hits). This bus should be connected to the address bus (A) of
the two compiled cache RAMs.
These registered
2.4.1.2 INSTRUCTION CACHE DATA CHIP-SELECT (ICHD_CSB).
output signal indicates the cache data RAM is currently selected to perform a data transfer
with the ColdFire2/2M. This bus should be connected to the chip-select (CSB) signal of the
compiled cache data RAM.
This active-low,
2.4.1.3 INSTRUCTION CACHE DATA INPUT BUS (ICHD_DI[31:0]).
signals provide the write data path between the ColdFire2/2M and the cache data RAM. The
data bus is 32-bits wide and should be connected to the data inputs (DBI) of the compiled
cache data RAM.
These output
2.4.1.4 INSTRUCTION CACHE DATA OUTPUT BUS (ICHD_DO[31:0]).
signals provide the read data path between the cache data RAM and the ColdFire2/2M. The
data bus is 32-bits wide and should be connected to the data outputs (DBO) of the compiled
cache data RAM.
These input
2.4.1.5 INSTRUCTION CACHE DATA STROBE (ICHD_ST).
read or write cycle to the cache data RAM on a low-to-high transition. This signal should be
connected to the strobe input (ST) signal of the compiled cache data RAM.
This output signal initiates a
2.4.1.6 INSTRUCTION CACHE DATA READ/WRITE (ICHD_RWB).
indicates the direction of the data transfer to the cache data RAM. A high level indicates a
This output signal
Table 2-6. Interrupt Levels and Mask Values
REQUESTED
INTERRUPT LEVEL
CONTROL LINE STATUS
INTERRUPT MASK LEVEL
REQUIRED FOR RECOGNITION
IPLB[2]
High
High
High
High
Low
Low
Low
Low
IPLB[1]
High
High
Low
Low
High
High
Low
Low
IPLB[0]
High
Low
High
Low
High
Low
High
Low
0
1
2
3
4
5
6
7
No Request
0
0-1
0-2
0-3
0-4
0-5
0-7
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| COLDFIRE3UM | Version 3 ColdFire Core User＇s Manual |
| COM150A | 100V Single N-Channel Hi-Rel MOSFET in a TO-254AA package |
| COM2017P | UART |
| COM2502P | UART |
| COM250A | 200V Single N-Channel Hi-Rel MOSFET in a TO-254AA package |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| COLDFIRE3UM | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Version 3 ColdFire Core User＇s Manual |
| COLD-PACK | 制造商:NTE Electronics 功能描述: |
| COLDS/002 | 制造商:Farnell / Duratool 功能描述:JOBBER DRILL SET 1.0-13.0X0.5MM |
| COLINKEX | 制造商:Embest Info&Tech Co Ltd 功能描述:ADAPTER DEBUG SW/JTAG 制造商:EMBEST 功能描述:ADAPTER, DEBUG, SW/JTAG 制造商:EMBEST 功能描述:DEBUGGER, LPC13XX; Silicon Family Name:LPC13xx; Core Architecture:ARM; Core Sub-Architecture:Cortex-M3; IC Product Type:Debugger; Features:Support Cortex M0 and Cortex M3 Devices, Support Software & JTAG Debugging ;RoHS Compliant: Yes |
| COLINKEX"LPC11C14 EVB | 制造商:Embest Info&Tech Co Ltd 功能描述:DEVELOPMENT TOOL CORTEX-M0 LPC11C14 制造商:Embest Info&Tech Co Ltd 功能描述:DEVELOPMENT TOOL, CORTEX-M0, LPC11C14 |
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