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參數資料
| 型號： | COLDFIRE2UMAD |
| 英文描述： | Version 2/2M ColdFire Core Processor User＇s Manual Addendum |
| 中文描述： | 版本2/2M ColdFire內核的處理器用戶手冊附錄 |
| 文件頁數： | 117/253頁 |
| 文件大?。?/td> | 1762K |
| 代理商： | COLDFIRE2UMAD |
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Integrated Memories
MOTOROLA
ColdFire2/2M User’s Manual
For More Information On This Product,
Go to: www.freescale.com
5-11
This bit defines the default value for enabling buffered writes. If DBWE = 0, the termination
of an operand write cycle on the processor’s local bus is delayed until the external bus cycle
is completed. If DBWE = 1, the write cycle on the local bus in terminated immediately, and
the operation buffered in the bus controller. In this mode, operand write cycles are effectively
decoupled between the processor’s local bus and the external bus.
Generally, the enabling of buffered writes provides higher system performance, but recovery
from access errors may be more difficult. For the ColdFire CPU, the reporting of access
errors on operand writes is always imprecise, and enabling buffered writes simply decouples
the write instruction from the signaling of the fault even more.
5.1.11.9 DWP: CACR[5]—DEFAULT WRITE PROTECTION.
0 = Read and write access permitted
1 = Only read access permitted
The DWP bit defines the default write-protection attribute. If the effective memory attributes
for a given access select the DWP bit, then any attempted write with this bit set is terminated
with an access error.
5.1.11.10 CLNF:CACR[1:0]—CACHE LINE FILL.
This two-bit field determines the size of the instruction fetch memory transfer based on
various CACR bits. See Section 5.1.8 for additional information.
The encoding is shown in
Table 5-6
.
5.2 ACCESS CONTROL REGISTERS
The two access Control Registers (ACR0, ACR1) provide a definition of memory reference
attributes for two memory regions (one per ACR). This set of effective attributes is defined
for every memory reference using the ACRs or the set of default attributes contained in the
CACR. The ACRs are examined for every memory reference that is NOT mapped to the
RAM or ROM module.
(ACR0, ACR1)
The ACRs are accessed as control registers $004 and $005 using the privileged MOVEC
instruction (ACR0 = $004, ACR1 = $005). This instruction provides write-only access to
these registers from the processor. Additionally, the ACRs may be accessed from the debug
module in a similar manner. Each ACR is disabled by a hardware reset.
Table 5-6. External Fetch Size Based on Miss Address & CLNF
CLNF[1:0]
MISS ADDRESS[3:2]
00
Line
Line
Line
01
Line
Line
Line
10
Line
11
00
01
1X
Longword
Longword
Line
Longword
Line
F
Freescale Semiconductor, Inc.
n
.
相關PDF資料 |
PDF描述 |
|---|---|
| COLDFIRE3UM | Version 3 ColdFire Core User＇s Manual |
| COM150A | 100V Single N-Channel Hi-Rel MOSFET in a TO-254AA package |
| COM2017P | UART |
| COM2502P | UART |
| COM250A | 200V Single N-Channel Hi-Rel MOSFET in a TO-254AA package |
相關代理商/技術參數 |
參數描述 |
|---|---|
| COLDFIRE3UM | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Version 3 ColdFire Core User＇s Manual |
| COLD-PACK | 制造商:NTE Electronics 功能描述: |
| COLDS/002 | 制造商:Farnell / Duratool 功能描述:JOBBER DRILL SET 1.0-13.0X0.5MM |
| COLINKEX | 制造商:Embest Info&Tech Co Ltd 功能描述:ADAPTER DEBUG SW/JTAG 制造商:EMBEST 功能描述:ADAPTER, DEBUG, SW/JTAG 制造商:EMBEST 功能描述:DEBUGGER, LPC13XX; Silicon Family Name:LPC13xx; Core Architecture:ARM; Core Sub-Architecture:Cortex-M3; IC Product Type:Debugger; Features:Support Cortex M0 and Cortex M3 Devices, Support Software & JTAG Debugging ;RoHS Compliant: Yes |
| COLINKEX"LPC11C14 EVB | 制造商:Embest Info&Tech Co Ltd 功能描述:DEVELOPMENT TOOL CORTEX-M0 LPC11C14 制造商:Embest Info&Tech Co Ltd 功能描述:DEVELOPMENT TOOL, CORTEX-M0, LPC11C14 |
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