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參數(shù)資料
| 型號： | AD9549A/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 60/76頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVALUATION FOR AD9549A |
| 設計資源： | AD9549 Schematics AD9549 Gerber Files |
| 標準包裝： | 1 |
| 主要目的： | 計時，時鐘發(fā)生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9549A |
| 主要屬性： | 8 kHz ~ 750 MHz 輸入 |
| 次要屬性： | 差分輸出 |
| 已供物品： | 板 |
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AD9549
Rev. D | Page 63 of 76
Register 0x01C3—Reference Validation
Table 71.
Bits
Bit Name
Description
[7:5]
Reserved
Reserved.
[4:0]
Validation timer
The value in this register sets the time required to validate a reference after an LOR or OOL event
before the reference can be used as the DPLL reference. This circuit uses the digital loop filter clock
(see Register 0x0107). Validation time = loop filter clock period × 2(ValidationTimer [4:0] +1) 1. Assuming
power-on defaults, the recovery time varies from 32 ns (00000) to 137 sec (11111). If longer valida-tion
times are required, the user can make the P-divider larger. The user should be careful to set the
validation timer to at least two periods of the OOL evaluation period. The OOL evaluation period is the
period of reference input clock times the OOL divider (Register 0x0322 to Register 0x0323).
DOUBLER AND OUTPUT DRIVERS (REGISTER 0x0200 TO REGISTER 0x0201)
Register 0x0200—HSTL Driver
Table 72.
Bits
Bit Name
Description
4
OPOL
Output polarity. Setting this bit inverts the HSTL driver output polarity.
[3:2]
Reserved
Reserved.
[1:0]
HSTL output doubler
HSTL output doubler.
01 = doubler disabled.
10 = doubler enabled. When using doubler, Register 0x0010[5] must also be set.
Register 0x0201—CMOS Driver
Table 73.
Bits
Bit Name
Description
0
CMOS mux
User mux control. This bit allows the user to select whether the CMOS driver output is divided by the
S-divider.
0 = S-divider input sent to CMOS driver.
1 = S-divider output sent to CMOS driver. See Figure 22.
相關PDF資料 |
PDF描述 |
|---|---|
| ESC05DRTS-S734 | CONN EDGECARD 10POS DIP .100 SLD |
| MAX6250BEPA+ | IC VREF SERIES BURIED ZNR 8-PDIP |
| MAX6133A30+T | IC VREF SERIES PREC 3V 8-UMAX |
| MAX6133A41+T | IC VREF SERIES PREC 4.096V 8UMAX |
| MAX6133A50+T | IC VREF SERIES PREC 5V 8-UMAX |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD9549BCPZ | 制造商:Analog Devices 功能描述: |
| AD9549BCPZ-REEL7 | 制造商:Analog Devices 功能描述:PLL CLOCK SYNTHESIZER SGL 64LFCSP EP - Tape and Reel |
| AD9549BCPZ-TR | 制造商:Analog Devices 功能描述:650MHZ DDS CLK GEN W/SYNCH REEL - Tape and Reel |
| AD9549XCPZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:Dual Input Network Clock Generator/Synchronizer |
| AD9550 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Integer-N Clock Translator for Wireline Communications |
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