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參數(shù)資料
| 型號(hào)： | AD9549A/PCBZ |
| 廠(chǎng)商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 42/76頁(yè) |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR AD9549A |
| 設(shè)計(jì)資源： | AD9549 Schematics AD9549 Gerber Files |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 計(jì)時(shí)，時(shí)鐘發(fā)生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9549A |
| 主要屬性： | 8 kHz ~ 750 MHz 輸入 |
| 次要屬性： | 差分輸出 |
| 已供物品： | 板 |
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AD9549
Rev. D | Page 47 of 76
06744-
058
CSB
SCLK
SDIO
tHI
tLO
tCLK
tS
tDS
tDH
tH
BIT N
BIT N + 1
Figure 58. Serial Control Port Timing—Write
Table 12. Definitions of Terms Used in Serial Control Port Timing Diagrams
Parameter
Description
t
CLK
Period of SCLK
t
DV
Read data valid time (time from falling edge of SCLK to valid data on SDIO/SDO)
t
DS
Setup time between data and rising edge of SCLK
t
DH
Hold time between data and rising edge of SCLK
t
S
Setup time between CSB and SCLK
t
H
Hold time between CSB and SCLK
t
HI
Minimum period that SCLK should be in a logic high state
t
LO
Minimum period that SCLK should be in a logic low state
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ESC05DRTS-S734 | CONN EDGECARD 10POS DIP .100 SLD |
| MAX6250BEPA+ | IC VREF SERIES BURIED ZNR 8-PDIP |
| MAX6133A30+T | IC VREF SERIES PREC 3V 8-UMAX |
| MAX6133A41+T | IC VREF SERIES PREC 4.096V 8UMAX |
| MAX6133A50+T | IC VREF SERIES PREC 5V 8-UMAX |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD9549BCPZ | 制造商:Analog Devices 功能描述: |
| AD9549BCPZ-REEL7 | 制造商:Analog Devices 功能描述:PLL CLOCK SYNTHESIZER SGL 64LFCSP EP - Tape and Reel |
| AD9549BCPZ-TR | 制造商:Analog Devices 功能描述:650MHZ DDS CLK GEN W/SYNCH REEL - Tape and Reel |
| AD9549XCPZ | 制造商:AD 制造商全稱(chēng):Analog Devices 功能描述:Dual Input Network Clock Generator/Synchronizer |
| AD9550 | 制造商:AD 制造商全稱(chēng):Analog Devices 功能描述:Integer-N Clock Translator for Wireline Communications |
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