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參數(shù)資料
| 型號： | AD14060LBF-4 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 47/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CMOS 32BIT 308CQFP |
| 產(chǎn)品培訓模塊： | SHARC Processor Overview |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 主機接口，連接端口，串行端口 |
| 時鐘速率： | 40MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 2MB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 3.30V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 308-CBQFP |
| 供應商設備封裝： | 308-CQFP（52x52） |
| 包裝： | 托盤 |
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AD14060/AD14060L
Rev. B | Page 8 of 48
MEMORY READ—BUS MASTER
Use these specifications for asynchronous interfacing to memories (and memory-mapped peripherals) without reference to CLKIN.
These specifications apply when the AD14060/AD14060L is the bus master accessing external memory space.
These switching characteristics also apply for bus master synchronous read/write timing (see the Synchronous Read/Write—Bus Master
section). If these timing requirements are met, the synchronous read/write timing can be ignored (and vice versa).
Table 8. Specifications
5 V
3.3 V
Parameter
Min
Max
Min
Max
Unit
Timing Requirements:
tDAD
Address, Delay to Data Valid1, 2
17.5 + DT + W
ns
tDRLD
RD Low to Data Valid1
11.5 + 5 DT/8 + W
ns
tHDA
Data Hold from Address3
1
ns
tHDRH
Data Hold from RD High3
2.5
ns
tDAAK
13.5 + 7 DT/8 + W
ns
tDSAK
ACK Delay from RD Low4
7.5 + DT/2 + W
ns
Switching Characteristics:
tDRHA
Address Hold after RD High
0.5 + H
ns
tDARL
Address to RD Low2
1.5 + 3 DT/8
ns
tRW
RD Pulse Width
12.5 + 5 DT/8 + W
ns
tRWR
RD High to WR, RD, DMAGx Low
8 + 3 DT/8 + HI
ns
tSADADC
Address Setup before ADRCLK High2
0.5 + DT/4
ns
W = number of wait states specified in WAIT register × tCK.
HI = tCK, if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise, HI = 0.
H = tCK, if an address hold cycle occurs as specified in WAIT register; otherwise, H = 0.
1 Data delay/setup: User must meet tDAD, tDRLD, or synchronous specification, tSSDATI.
2 For MSx, SW, BMS, the falling edge is referenced.
3 Data hold: User must meet tHDA, tHDRH, or synchronous specification, tHDATI. See the
section for the calculation of hold times given
capacitive and dc loads.
System Hold Time Calculation Example
4 ACK delay/setup: User must meet tDSAK, tDAAK, or synchronous specification, tSACKC.
ADDRESS
MSx, SW
BMS
WR, DMAG
ACK
DATA
ADRCLK
(OUT)
tDRHA
tDARL
tDRLD
tHDRH
tDSAK
tRWR
tDAAK
tDAD
tHDA
tSADADC
tRW
00667-016
RD
Figure 7. Memory Read—Bus Master
相關PDF資料 |
PDF描述 |
|---|---|
| AD1833AASTZ-REEL | IC DAC AUDIO 24BIT 6CH 48LQFP |
| AD1835AASZ | IC CODEC 2ADC/8DAC 24BIT 52-MQFP |
| AD1836ACSZ | IC CODEC 4ADC/6DAC 24 BIT 52MQFP |
| AD1838AASZ | IC CODEC 2ADC/6DAC 24 BIT 52MQFP |
| AD1851RZ-J | IC DAC AUDIO FASTSET 16B 16SOIC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD14160 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Quad-SHARC DSP Multiprocessor Family |
| AD14160BB-4 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| AD14160KB-4 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| AD14160L | 制造商:AD 制造商全稱:Analog Devices 功能描述:Quad-SHARC DSP Multiprocessor Family |
| AD14160LBB-4 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Quad-SHARC DSP Multiprocessor Family |
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