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參數(shù)資料
型號(hào)： AD14060LBF-4
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 45/48頁(yè)
文件大?。?/td> 0K
描述： IC DSP CMOS 32BIT 308CQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 40MHz
非易失內(nèi)存： 外部
芯片上RAM： 2MB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 308-CBQFP
供應(yīng)商設(shè)備封裝： 308-CQFP（52x52）
包裝： 托盤
AD14060/AD14060L
Rev. B | Page 6 of 48
Table 4. Reset
5 V
3.3 V
Parameter
Min
Max
Min
Max
Unit
Reset
Timing Requirements:
tWRST
RESET Pulse Width Low1
4 tCK
ns
tSRST
RESET Setup before CLKIN High2
14 + DT/2
tCK
14 + DT/2
tCK
ns
1 Applies after the power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 2000 CLKIN cycles while RESET is
low, assuming stable VDD and CLKIN (not including start-up time of the external clock oscillator).
2 Only required if multiple ADSP-2106xs must come out of reset synchronous to CLKIN with program counters (PC) equal (that is, for a SIMD system). Not required for
multiple ADSP-2106xs communicating over the shared bus (through the external port), because the bus arbitration logic automatically synchronizes itself after reset.
CLKIN
RESET
tWRST
tSRST
00667-012
Figure 3. Reset
Table 5. Interrupts
5 V
3.3 V
Parameter
Min
Max
Min
Max
Unit
Interrupts
Timing Requirements:
tSIR
IRQ2-0 Setup before CLKIN High1
18 + 3 DT/4
ns
tHIR
IRQ2-0 Hold before CLKIN High1
11.5 + 3 DT/4
ns
tIPW
IRQ2-0 Pulse Width2
2 + tCK
ns
1 Only required for IRQx recognition in the following cycle.
2 Applies only if tSIR and tHIR requirements are not met.
CLKIN
IRQ2–0
tIPW
tHIR
tSIR
00667-013
Figure 4. Interrupts
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PDF描述
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