參數(shù)資料
型號(hào)： AD14060LBF-4
廠商： Analog Devices Inc
文件頁數(shù)： 13/48頁
文件大?。?/td> 0K
描述： IC DSP CMOS 32BIT 308CQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 40MHz
非易失內(nèi)存： 外部
芯片上RAM： 2MB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類型： 表面貼裝
封裝/外殼： 308-CBQFP
供應(yīng)商設(shè)備封裝： 308-CQFP（52x52）
包裝： 托盤
AD14060/AD14060L
Rev. B | Page 20 of 48
Table 16. 1× CLK Speed Operation
5 V
3.3 V
Parameter
Min
Max
Min
Max
Unit
Receive
Timing Requirements:
tSLDCL
Data Setup before LCLK Low
3.5
3
ns
tHLDCL
Data Hold after LCLK Low
3
ns
tLCLKIW
LCLK Period (1× Operation)
tCK
ns
tLCLKRWL
LCLK Width Low
6
ns
tLCLKRWH
LCLK Width High
5
ns
Switching Characteristics:
tDLAHC
LACK High Delay after CLKIN High
18 + DT/2
29.5 + DT/2
18 + DT/2
30 + DT/2
ns
tDLALC
LACK Low Delay after LCLK High1
3
+13.5
3
+13.5
ns
tENDLK
LACK Enable from CLKIN
5 + DT/2
ns
tTDLK
LACK Disable from CLKIN
21 + DT/2
ns
Transmit
Timing Requirements:
tSLACH
LACK Setup before LCLK High
18
20
ns
tHLACH
LACK Hold after LCLK High
7
ns
Switching Characteristics:
tDLCLK
LCLK Delay after CLKIN (1× Operation)
16.5
17.5
ns
tDLDCH
Data Delay after LCLK High
3.5
3
ns
tHLDCH
Data Hold after LCLK High
3
ns
tLCLKTWL
LCLK Width Low
(tCK/2) 2
(tCK/2) + 2
(tCK/2) 1
(tCK/2) + 2.25
ns
tLCLKTWH
LCLK Width High
(tCK/2) 2
(tCK/2) + 2
(tCK/2) 2.25
(tCK/2) + 1
ns
tDLACLK
LCLK Low Delay after LACK High
(tCK/2) + 8.5
(3 × tCK/2) + 17.5
(tCK/2) + 8
(3 × tCK/2) +
18.25
ns
tENDLK
LDAT, LCLK Enable after CLKIN
5 + DT/2
ns
tTDLK
LDAT, LCLK Disable after CLKIN
21 + DT/2
ns
Link Port Service Request Interrupts:
1× and 2× Speed Operations
Timing Requirements:
tSLCK
LACK/LCLK Setup before CLKIN Low2
10
ns
tHLCK
LACK/LCLK Hold after CLKIN Low2
2.5
ns
1 LACK goes low with tDLALC relative to the rising edge of LCLK after the first nibble is received. LACK does not go low, if the receiver’s link buffer is not about to fill.
2 Required only for interrupt recognition in the current cycle.
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