參數(shù)資料
型號(hào)： AD14060LBF-4
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 4/48頁(yè)
文件大?。?/td> 0K
描述： IC DSP CMOS 32BIT 308CQFP
產(chǎn)品培訓(xùn)模塊： SHARC Processor Overview
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類(lèi)型： 浮點(diǎn)
接口： 主機(jī)接口，連接端口，串行端口
時(shí)鐘速率： 40MHz
非易失內(nèi)存： 外部
芯片上RAM： 2MB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 100°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 308-CBQFP
供應(yīng)商設(shè)備封裝： 308-CQFP（52x52）
包裝： 托盤(pán)
AD14060/AD14060L
Rev. B | Page 12 of 48
SYNCHRONOUS READ/WRITE—BUS SLAVE
Use these specifications for bus master access to a slave’s IOP registers or internal memory in multiprocessor memory space. The bus
master must meet these bus slave timing requirements.
Table 11. Specifications
5 V
3.3 V
Parameter
Min
Max
Min
Max
Unit
Timing Requirements:
tSADRI
Address, SW Setup before CLKIN
15.5 + DT/2
ns
tHADRI
Address, SW Hold before CLKIN
4.5 + DT/2
ns
tSRWLI
RD/WR Low Setup before CLKIN1
9.5 + 5 DT/16
ns
tHRWLI
RD/WR Low Hold after CLKIN
3.5 5 DT/16
+8 + 7 DT/16
3.25 5 DT/16
+8 + 7 DT/16
ns
tRWHPI
RD/WR Pulse High
3
ns
tSDATWH
Data Setup before WR High
5.5
ns
tHDATWH
Data Hold after WR High
1.5
ns
Switching Characteristics:
tSDDATO
Data Delay after CLKIN
20 + 5 DT/16
20.25 + 5 DT/16
ns
tDATTR
Data Disable after CLKIN2
0 DT/8
8 DT/8
0 DT/8
8 DT/8
ns
tDACKAD
ACK Delay after Address, SW3
10
ns
tACKTR
ACK Disable after CLKIN3
1 DT/8
+7 DT/8
1 DT/8
+7 DT/8
ns
1 tSRWLI (min) = 9.5 + 5 DT/16 when the multiprocessor memory space wait state (MMSWS bit in WAIT register) is disabled; when MMSWS is enabled, tSRWLI (min) =
4 + DT/8.
2 See the
section for the calculation of hold times given capacitive and dc loads.
System Hold Time Calculation Example
3 tDACKAD is true only if the address and SW inputs have setup times (before CLKIN) greater than 10.5 + DT/8 and less than 18.5 + 3 DT/4. If the address and SW inputs have
setup times greater than 19 + 3 DT/4, then ACK is valid 15 + DT/4 (max) after CLKIN. A slave that sees an address with an M field match responds with ACK regardless
of the state of MMSWS or strobes. A slave three-states ACK every cycle with tACKTR.
CLKIN
ADDRESS
SW
ACK
DATA
(OUT)
WR
DATA
(IN)
tSADRI
tHADRI
tHRWLI
tDATTR
tHRWLI
tSDATWH
tHDATWH
tSRWLI
tRWHPI
tDACKAD
tSDDATO
tACKTR
tSRWLI
READ ACCESS
WRITE ACCESS
00667-019
RD
Figure 10. Synchronous Read/Write—Bus Slave
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