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參數(shù)資料
| 型號： | μPD780949 |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8 Bit Single Chip Microcontrollers |
| 中文描述： | 8位單片機(jī)微控制器 |
| 文件頁數(shù)： | 210/452頁 |
| 文件大?。?/td> | 2337K |
| 代理商： | ΜPD780949 |
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210
μPD780948, μPD78F0948, μPD780949, μPD78F0949
Figure 13-2: Power-Fail Detection Function Block Diagram
13.2 A/D Converter Configuration
A/D converter consists of the following hardware.
Table 13-1: A/D Converter Configuration
(1) Successive approximation register (SAR)
This register compares the analog input voltage value to the voltage tap (compare voltage) value
applied from the series resistor string, and holds the result from the most significant bit (MSB).
When up to the least significant bit (LSB) is set (end of A/D conversion), the SAR contents are
transferred to the A/D conversion result register.
(2) A/D conversion result register (ADCR1)
This register holds the A/D conversion result. Each time when the A/D conversion ends, the
conversion result is loaded from the successive approximation register.
ADCR1 is read with an 8-bit memory manipulation instruction.
RESET input clears ADCR1 to 00H.
Caution:
If a write operation is executed to the A/D converter mode register (ADM1) and the
analog input channel specification register (ADS1) the contents of ADCR1 are
undefined. Read the conversion result before a write operation is executed to ADM1
and ADS1. If a timing other than the above is used, the correct conversion result may
not be read.
Item
Configuration
Analog input
8 channels (ANI0 to ANI7)
Successive approximation register (SAR)
A/D conversion result register (ADCR1)
A/D converter mode register (ADM1)
Analog input channel specification register (ADS1)
Power-fail compare mode register (PFM)
Power-fail compare threshold value register (PFT)
Register
Control register
ANI0/P10
ANI1/P11
ANI2/P12
ANI3/P13
ANI4/P14
ANI5/P15
ANI6/P16
ANI7/P17
M
S
A/D converter
Internal bus
Power-fail compare
mode register (PFM)
Comparator
PFEN PFCM
Power-fail compare
threshold value
register (PFT)
INTAD
PFEN
PFCM
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