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參數(shù)資料
| 型號： | UPD31173 |
| 英文描述： | VRC4173(TM) User＇s Manual | User＇s Manual[02/2002] |
| 中文描述： | VRC4173（TM）用戶手冊|用戶手冊[02/2002] |
| 文件頁數(shù)： | 404/413頁 |
| 文件大?。?/td> | 2334K |
| 代理商： | UPD31173 |
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User’s Manual U14579EJ2V0UM
90
CHAPTER 7 ICU (INTERRUPT CONTROL UNIT)
7.1
General
The ICU collects interrupt requests from the various on-chip peripheral units and transfers these interrupt request
signals to the CPU.
The functions of the ICU’s internal blocks are briefly described below.
ADDECICU … Decodes read/write addresses from the CPU that are used for ICU registers.
REGICU …
This includes a register for interrupt masking. The initial value is “0”, which specifies masking.
No interrupt request signal is supplied to CPU unless the CPU writes “1” to this register.
OUTICU …
This block collects interrupt requests after masking them, and generates an interrupt request
signal to output to the CPU.
During Suspend mode, it also controls the masking of interrupt requests and output of the
general interrupt source signal.
For details of the interrupt sources, see 7.2 Register Set.
How an interrupt request is notified to the CPU core is shown below.
If an interrupt request occurs in the peripheral units, the corresponding bit in the interrupt status register of Level 2
(xxxINTREG register) is set to 1. The interrupt status register is ANDed bit-wise with the corresponding interrupt
mask register of Level 2 (MxxxINTREG register). If the occurred interrupt request is enabled (set to 1) in the mask
register, the interrupt request is notified to the interrupt status register of Level 1 (SYSINT1REG register) and the
corresponding bit is set to 1. At this time, the interrupt requests from the same register of Level 2 are notified to the
SYSINT1REG register as a single interrupt request.
Interrupt requests from some units directly set their corresponding bits in the SYSINT1REG register.
The SYSINT1REG register is ANDed bit-wise with the interrupt mask register of Level 1 (MSYSINT1REG register).
If the interrupt request is enabled by MSYSINT1REG register (set to 1), a corresponding interrupt request signal is
output from the ICU to the CPU.
Figure 7-1 shows an outline of interrupt control in the ICU.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD4990AC-A | 0 TIMER(S), REAL TIME CLOCK, PDIP14 |
| UPD62AMC-XXX-5A4-A | 4-BIT, MROM, 4 MHz, MICROCONTROLLER, PDSO20 |
| UPD703201YGC-XXX-YEU-A | 32-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP100 |
| UPD703270GF-XXX-JBT | 32-BIT, MROM, 20 MHz, RISC MICROCONTROLLER, PQFP100 |
| UPD70F3008GJ-33-8EU | 32-BIT, FLASH, 33 MHz, MICROCONTROLLER, PQFP144 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD31173F1-33-HN1 | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD31173F1-33-HN1-A | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD3140GS-E1 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Serial-Input Frequency Synthesizer |
| UPD3140GS-E2 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Serial-Input Frequency Synthesizer |
| UPD3140GS-T1 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Serial-Input Frequency Synthesizer |
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