- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄200645 > UPD31173 VRC4173(TM) User＇s Manual | User＇s Manual[02/2002] PDF資料下載
參數(shù)資料
| 型號(hào)： | UPD31173 |
| 英文描述： | VRC4173(TM) User＇s Manual | User＇s Manual[02/2002] |
| 中文描述： | VRC4173（TM）用戶手冊(cè)|用戶手冊(cè)[02/2002] |
| 文件頁(yè)數(shù)： | 199/413頁(yè) |
| 文件大?。?/td> | 2334K |
| 代理商： | UPD31173 |
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CHAPTER 14 USBU (UNIVERSAL SERIAL BUS UNIT)
User’s Manual U14579EJ2V0UM
278
14.2.3 Status register (offset address: 0x06)
Bit
15
1413
121110
9
8
Name
Detected
parity error
Signaled
system
error
Received
master
abort
Received
target
abort
Signal
target
abort
DEVSEL
timing
DEVSEL
timing
Data Parity
Error
detected
R/W
R
R/W
After reset
0
00
0
0010
Bit
7
65
4
3210
Name
Fast back-
to-back
capable
UDF
support
66 MHz
capable
RFU
R/W
R
RR
RRRRR
After reset
0
00
0
0000
Bit
Name
Function
15
Detected parity error
Data and address parity error detection
1: Detected
0: Not detected
14
Signaled system error
SERR# signal status
1: Active
0: Inactive
13
Received master abort
When a bus cycle that the USBU had been executing is terminated by a master
abort, the master sets this bit to 1. When 0 is written, this bit is cleared.
12
Received target abort
When a bus cycle that the USBU had been executing is terminated by a target abort,
the master sets this bit to 1. When 0 is written, this bit is cleared.
11
Signal target abort
When a bus cycle that the USBU accessed is terminated by a target abort, the target
sets this bit to 1. When 0 is written, this bit is cleared.
10:9
DEVSEL timing
Active timing of DEVSEL# signal
01: Medium speed
8
Data Parity Error detected
This bit is set to 1 when the following three conditions are satisfied.
The USBU is the bus master of the bus cycle in which the data parity error
occurred.
Either the USBU set the PERR# signal to active or the USBU detected that the
PERR# signal became active due to the target.
The Parity Error response bit of the command register has been set to 1.
Since the Parity Error response bit is fixed at 0 for the USBU unit, this bit will not be
set to 1.
7
Fast back-to-back capable
Response to fast Back-to-Back.
This is fixed at 0 (disabled).
6
UDF support
UDF is not supported.
5
66 MHz capable
33 MHz operation is set.
4:0
RFU
Reserved. Write 0 to these bits. 0 is returned after a read.
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PDF描述 |
|---|---|
| UPD4990AC-A | 0 TIMER(S), REAL TIME CLOCK, PDIP14 |
| UPD62AMC-XXX-5A4-A | 4-BIT, MROM, 4 MHz, MICROCONTROLLER, PDSO20 |
| UPD703201YGC-XXX-YEU-A | 32-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP100 |
| UPD703270GF-XXX-JBT | 32-BIT, MROM, 20 MHz, RISC MICROCONTROLLER, PQFP100 |
| UPD70F3008GJ-33-8EU | 32-BIT, FLASH, 33 MHz, MICROCONTROLLER, PQFP144 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD31173F1-33-HN1 | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD31173F1-33-HN1-A | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD3140GS-E1 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Serial-Input Frequency Synthesizer |
| UPD3140GS-E2 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Serial-Input Frequency Synthesizer |
| UPD3140GS-T1 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Serial-Input Frequency Synthesizer |
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