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參數資料
| 型號： | T7234 |
| 英文描述： | Compliance with the New ETSI PSD Requirement |
| 中文描述： | 符合新的ETSI PSD的要求 |
| 文件頁數： | 40/116頁 |
| 文件大小： | 1056K |
| 代理商： | T7234 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁當前第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁
Data Sheet
January 1998
T7256 Single-Chip NT1 (SCNT1) Transceiver
36
Lucent Technologies Inc.
Microprocessor Interface Description
(continued)
Registers
(continued)
Table 21. S/T-Interface Interrupt Register (Address 15h)
These bits are cleared during RESET.
Table 22. S/T-Interface Interrupt Mask Register (Address 16h)
Reg
SIR0
R/W
R
Bit 7
—
Bit 6
—
Bit 5
—
Bit 4
—
Bit 3
I4C
Bit 2
SFECV
Bit 1
QSC
Bit 0
SOM
Register
SIR0
Bit
0
Symbol
SOM
Name/Description
Start of Multiframe.
Activates (set to 1) upon transmission of the F bit that begins
a multiframing interval toward the TE. Bit is cleared on read.
0 to 1—Start of multiframe.
Q-Bits State Change.
Activates (set to 1) when the set of four Q bits received in
a multiframe differs from the set of Q bits received in the previous multiframe. Bit
is cleared on read.
0—No state change.
1—State change.
S-Channel Far-End Code Violation.
Activates when an illegal line code violation
or extra/missing bipolar violations are detected in the S/T-interface data stream.
Changes on multiframe boundary. Only active if MULTIF = 0 (register GR0, bit 5)
and a transparent Loop2 is not in effect. Bit is cleared on read.
0—No code violations.
1—At least one code violation.
INFO 4 Change.
0—No INFO 4 state change.
1—INFO 4 state change.
SIR0
1
QSC
SIR0
2
SFECV
SIR0
3
I4C
Reg
SIR1
R/W
R/W
Bit 7
—
—
Bit 6
—
—
Bit 5
—
—
Bit 4
—
—
Bit 3
I4CM
1
Bit 2
SFECVM
1
Bit 1
QSCM
1
Bit 0
SOMM
1
Default State on RESET
Register
SIR1
Bit
0
Symbol
SOMM
Name/Description
Start of Multiframe Mask.
0—SOM interrupt enabled.
1—SOM interrupt disabled (default).
Q-Bits State Change Mask.
0—QSC interrupt enabled.
1—QSC interrupt disabled (default).
S-Subchannel Far-End Code Violation Mask.
0—SFECVM interrupt enabled.
1—SFECVM interrupt disabled (default).
INFO 4 Change Mask.
0—I4C interrupt enabled.
1—I4C interrupt disabled (default).
SIR1
1
QSCM
SIR1
2
SFECVM
SIR1
3
I4CM
相關PDF資料 |
PDF描述 |
|---|---|
| T7234A | Compliance with the New ETSI PSD Requirement |
| T7237A | Compliance with the New ETSI PSD Requirement |
| T7256A | Compliance with the New ETSI PSD Requirement |
| T7288 | CEPT/E1 Line Interface(CEPT/E1 線接口) |
| T7290A | DS1/T1/CEPT/E1 Line Interface(DS1/T1/CEPT/E1 線接口) |
相關代理商/技術參數 |
參數描述 |
|---|---|
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| T7237 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Compliance with the New ETSI PSD Requirement |
| T7237A | 制造商:AGERE 制造商全稱:AGERE 功能描述:Compliance with the New ETSI PSD Requirement |
| T7240 | 制造商:TE Connectivity 功能描述: |
| T7-241A5 | 功能描述:撥動開關 ON NONE OFF 2 Pole Standard Bat Handle RoHS:否 制造商:OTTO 觸點形式: 開關功能: 電流額定值: 電壓額定值 AC: 電壓額定值 DC: 功率額定值: 端接類型: 安裝風格: 端子密封: 觸點電鍍: 照明: |
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