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參數資料
| 型號： | SYM53C1010-33 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI to Dual Channel Ultra3 SCSI Multifunction Controller(PCI與雙通道Ultra3 SCSI連接的多功能控制器) |
| 中文描述： | PCI到雙通道個Ultra3 SCSI多功能控制器（與雙通道的PCI個Ultra3 SCSI連接的多功能控制器） |
| 文件頁數： | 68/384頁 |
| 文件大小： | 3924K |
| 代理商： | SYM53C1010-33 |
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2-40
Functional Description
2.2.12.2 Synchronous SCSI Send
The DMA FIFO is the only location where data can reside when a phase
mismatch occurs during a synchronous SCSI send transfer. To determine
the number of bytes remaining in the DMA FIFO, read the
DMA FIFO
Byte Count (DFBC)
register. This 16-bit, read only register contains the
actual number of bytes remaining in the DMA FIFO. To recover from all
other error conditions the DMA FIFO should be cleared by setting bit 2
(CLF) in
Chip Test Three (CTEST3)
and the I/O should be retried.
If the Wide SCSI Send (WSS) bit in the
SCSI Control Two (SCNTL2)
register is set when a phase mismatch occurs, then adjustments must be
made to the previous block move, not the current block move loaded into
DCMD/DBC. To recover the byte of chain data in the outbound chain byte
holding register, the previous block move byte count should be set to one
and the address set to the last data address for that block move.
2.2.12.3 Asynchronous SCSI Receive
When a phase mismatch occurs during an asynchronous SCSI receive,
the only data that may remain in the device is a potential wide residue
byte in the
SCSI Wide Residue (SWIDE)
register. If bit 0 (WSR) in
SCSI
Control Two (SCNTL2)
is set, then the SWIDE register contains a
residual byte. This byte can be flushed by executing a block move
instruction with a byte count of one. To recover from all other error
conditions the DMA FIFO should be cleared by setting bit 2 (CLF) in
Chip
Test Three (CTEST3)
and the I/O should be retried.
2.2.12.4 Synchronous SCSI Receive
When a phase mismatch occurs during a synchronous SCSI receive
transfer no data recovery operation is necessary. All data, including chain
bytes from chained block moves, are flushed from the device prior to the
phase mismatch occurring. To recover from all other error conditions, the
DMA FIFO should be cleared by setting bit 2 (CLF) in
Chip Test Three
(CTEST3)
, the SCSI FIFO should be cleared by setting bit 1 (CSF) in
SCSI Test Three (STEST3)
, and the I/O should be retried.
2.2.13 SCSI Bus Interface
The SYM53C1010 performs SE and LVD transfers.
相關PDF資料 |
PDF描述 |
|---|---|
| SYM53C1010R | PCI-Dual Channel Ultra160 SCSI Controller(PCI-雙通道Ultra160 SCSI控制器) |
| SYM53C1010 | PCI-Single Channel Ultra160 SCSI Controller(PCI-單通道Ultra160 SCSI控制器) |
| SYM53C120 | SCSI Bus Expander(SCSI總線擴展器) |
| SYM53C140 | Ultra2 SCSI Bus Expander(Ultra2 SCSI總線擴展器) |
| SYM53C141 | SCSI Bus Expander(SCSI總線擴展器) |
相關代理商/技術參數 |
參數描述 |
|---|---|
| SYM53C141 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Interface IC |
| SYM53C400A | 制造商:SYMBIOS 功能描述: |
| SYM53C770 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
| SYM53C876E(PBGA) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
| SYM53C876E(PQFP) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
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