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參數(shù)資料
| 型號(hào)： | SYM53C1010-33 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI to Dual Channel Ultra3 SCSI Multifunction Controller(PCI與雙通道Ultra3 SCSI連接的多功能控制器) |
| 中文描述： | PCI到雙通道個(gè)Ultra3 SCSI多功能控制器（與雙通道的PCI個(gè)Ultra3 SCSI連接的多功能控制器） |
| 文件頁數(shù)： | 39/384頁 |
| 文件大?。?/td> | 3924K |
| 代理商： | SYM53C1010-33 |
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PCI Functional Description
2-11
themselves for the privilege of arbitrating for PCI bus access. There are
two independent bus mastering functions inside the SYM53C1010, one
for each of the SCSI functions.
The internal arbiter uses a round robin arbitration scheme to decide
which internal bus mastering function may arbitrate for access to the PCI
bus. This ensures that no function is starved for access to the PCI bus.
2.1.4 PCI Cache Mode
The SYM53C1010 supports the PCI specification for an 8-bit
Cache Line
Size (CLS)
register located in the PCI configuration space. The
Cache
Line Size (CLS)
register provides the ability to sense and react to
nonaligned addresses corresponding to cache line boundaries. In
conjunction with the
Cache Line Size (CLS)
register, the PCI commands
Memory Read Line (MRL), Memory Read Multiple (MRM), and Memory
Write and Invalidate (MWI) are individually software enabled or disabled.
Information on PCI cache mode alignment is provided in
Table 2.2
.
2.1.4.1 Enabling Cache Mode
To enable the cache logic to issue PCI cache commands (Memory Read
Line, Memory Read Multiple, and Memory Write and Invalidate) on any
PCI master operation, the following conditions must be met:
The Cache Line Size Enable bit in the
DMA Control (DCNTL)
register
must be set.
The PCI
Cache Line Size (CLS)
register must contain a valid binary
cache size, i.e., 4, 8, 16, 32, 64, or 128 Dwords. These values are
the only valid cache sizes.
The programmed burst size (in Dwords) must be equal to or greater
than the cache line size register. The
DMA Mode (DMODE)
register,
bits [7:6], and the
Chip Test Five (CTEST5)
register, bit 2, denote the
burst length.
The device must be performing a PCI Master transfer. The following
PCI Master transactions do not utilize the PCI cache logic so no PCI
cache commands are issued during these types of cycles: a
nonprefetch SCRIPTS fetch, a Load/Store data transfer, and a data
flush operation. All other types of PCI Master transactions utilize the
PCI cache logic.
相關(guān)PDF資料 |
PDF描述 |
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