參數(shù)資料
型號： SYM53C1010-33
廠商： LSI Corporation
英文描述： PCI to Dual Channel Ultra3 SCSI Multifunction Controller(PCI與雙通道Ultra3 SCSI連接的多功能控制器)
中文描述： PCI到雙通道個Ultra3 SCSI多功能控制器（與雙通道的PCI個Ultra3 SCSI連接的多功能控制器）
文件頁數(shù)： 370/384頁
文件大小： 3924K
代理商： SYM53C1010-33
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IX-4
Index
bidirectional
3-2
signals
6-4
,
6-5
BIOS
2-3
bits used for parity control and generation
2-36
block move
2-10
instructions
5-5
bridge support extensions (BSE[7:0])
4-21
burst
length (BL[1:0])
4-64
length bit 2 (BL2)
4-59
opcode fetch
32-bit address and data
6-24
opcode fetch enable (BOF)
4-66
size selection
2-7
burst read
32-bit address and data
6-30
64-bit address and data
6-32
burst write
32-bit address and data
6-34
64-bit address and data
6-36
bus
command and byte enables
3-10
fault (BF)
4-41
,
4-67
byte
count
5-39
empty in DMA FIFO (FMT)
4-53
full in DMA FIFO (FFL)
4-53
C
C_BE[3:0]/
2-3
C_BE[7:0]/
3-10
cache line size
(CLS)
2-8
(CLS[7:0])
4-7
enable (CLSE)
2-8
,
4-68
register
2-7
,
2-11
cache mode, see PCI cache mode
2-11
call instruction
5-28
Cap_ID (CID[7:0])
4-18
capabilities pointer (CP[7:0])
4-15
capability ID register
4-18
carry test
5-31
chained block moves
2-57
chained mode (CHM)
4-31
change bus phases
2-19
chip
control one (CCNTL1)
4-95
control zero (CCNTL0)
4-93
test five (CTEST5)
2-7
,
4-59
test four (CTEST4)
2-36
,
4-57
test one (CTEST1)
4-53
test six (CTEST6)
4-60
test three (CTEST3)
2-9
,
2-12
,
4-55
test two (CTEST2)
4-54
test zero (CTEST0)
4-53
class code register
4-7
clear DMA FIFO (CLF)
2-53
,
4-56
clear instruction
5-17
,
5-18
clear SCSI FIFO (CSF)
2-53
,
4-90
CLK
3-9
clock
3-9
quadrupler
2-31
command register
2-12
compare
data
5-32
phase
5-32
configuration
read command
2-6
space
2-3
write command
2-6
configured
as I/O (CIO)
4-54
as memory (CM)
4-54
connected (CON)
4-29
,
4-49
cumulative SCSI byte count (CSBC)
4-117
current
function of input voltage
6-9
function of output voltage
6-10
cycle frame
3-11
D
D1_Support (D1S)
4-19
D2_Support (D2S)
4-19
DACs
2-22
data
(DATA[7:0])
4-21
compare mask
5-32
compare value
5-33
parity error reported (DPR)
4-6
paths
2-38
structure address (DSA)
4-47
data_scale
4-20
data_select (DSLT)
4-20
DC characteristics
6-1
default download mode
2-62
destination
address
5-24
I/O-memory enable (DIOM)
4-65
detected parity error (from slave) (DPE)
4-5
determining data transfer rate
2-43
device
ID (DID[15:0])
4-3
select
3-12
specific initialization (DSI)
4-19
DEVSEL/
3-12
timing (DT[1:0])
4-6
DIP
2-52
,
2-53
,
2-54
direct
5-20
disable
auto FIFO clear (DISFC)
4-94
dual address cycle (DDAC)
4-95
halt on parity/CRC error or ATN (target only) (DHP)
4-28
pipe req (DPR)
4-94
single initiator response (DSI)
4-89
disable internal SCRIPTS RAM cycles
4-94
disconnect
2-19
disconnect instruction
5-16
DMA
byte counter (DBC)
4-61
command (DCMD)
4-62
control (DCNTL)
2-7
,
2-8
,
2-9
,
4-68
FIFO
2-9
,
2-38
,
2-49
(DF)
4-60
empty (DFE)
4-41
sections
2-38
interrupt
2-53
enable (DIEN)
2-36
,
2-50
,
4-67
interrupt pending (DIP)
4-50
interrupts
2-53
mode (DMODE)
2-7
,
2-8
,
2-9
,
2-12
,
2-33
,
4-64
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