參數(shù)資料
型號(hào)： SYM53C1010-33
廠商： LSI Corporation
英文描述： PCI to Dual Channel Ultra3 SCSI Multifunction Controller(PCI與雙通道Ultra3 SCSI連接的多功能控制器)
中文描述： PCI到雙通道個(gè)Ultra3 SCSI多功能控制器（與雙通道的PCI個(gè)Ultra3 SCSI連接的多功能控制器）
文件頁(yè)數(shù)： 225/384頁(yè)
文件大小： 3924K
代理商： SYM53C1010-33
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SCSI Registers
4-103
U3EN
Ultra3 Transfer Enable
Setting this bit enables Ultra3 transfers. This bit will force
all SCSI Block Move SCRIPTS instructions for ST
Data-In or ST Data-Out phases to become DT Data-In or
DT Data-Out phases.
7
AIPEN
Asynchronous Information Protection Enable
Setting this bit enables the AIP checking and generation
of the upper byte lane of protection information during
Command, Status, and Message phases.
6
R
Reserved
[5:4]
XCLKH_DT
Extra Clock of Data Hold on DT Transfer Edge
Setting this bit adds a clock of data hold to synchronous
DT SCSI transfers on the DT edge. This bit only impacts
DT transfers as it affects data hold to the DT edge.
Setting this bit reduces the synchronous transfer send
rate but does not reduce the transfer rate at which the
SYM53C1010 can receive inbound REQs, ACKs or data.
Refer to
Table 4.4
and
Table 4.5
for a summary of
available transfer rates and to
Figure 4.1
through
Figure 4.3
for examples of how the XCLKH bits function.
3
Note:
This bit does not affect CRC timings.
XCLKH_ST
Extra Clock of Data Hold on ST Transfer Edge
Setting this bit adds a clock of data hold to synchronous
DT or ST SCSI transfers on the ST edge. This bit impacts
both ST and DT transfers as it affects data hold to the ST
edge. Setting this bit reduces the synchronous send
transfer rate but does not reduce the transfer rate at
which the SYM53C1010 can receive inbound REQs,
ACKs or data. Refer to
Table 4.4
and
Table 4.5
for a
summary of available transfer rates and to
Figure 4.1
through
Figure 4.3
for examples of how the XCLKH bits
function.
2
Note:
This bit does not affect CRC timings.
XCLKS_DT
Extra Clock of Data Setup on DT Transfer Edge
Setting this bit adds a clock of data setup to synchronous
DT SCSI transfers on the DT edge. This bit only impacts
DT transfers as it only affects data setup to the DT edge.
Setting this bit reduces the synchronous transfer send
rate but does not reduce the transfer rate at which the
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PDF描述
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