參數(shù)資料
型號(hào)： SYM53C1010-33
廠商： LSI Corporation
英文描述： PCI to Dual Channel Ultra3 SCSI Multifunction Controller(PCI與雙通道Ultra3 SCSI連接的多功能控制器)
中文描述： PCI到雙通道個(gè)Ultra3 SCSI多功能控制器（與雙通道的PCI個(gè)Ultra3 SCSI連接的多功能控制器）
文件頁(yè)數(shù)： 259/384頁(yè)
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代理商： SYM53C1010-33
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Block Move Instructions
5-11
The SYM53C1010-33 verifies that it is connected to the
SCSI bus as a target before executing this instruction.
The SYM53C1010-33 asserts the SCSI phase signals
(SMSG/, SC_D/, and SI_O/) as defined by the Phase
Field bits in the instruction.
If the instruction is for the command phase, the
SYM53C1010-33 receives the first command byte and
decodes its SCSI Group Code.
If the SCSI Group Code is either Group 0,
Group 1, Group 2, or Group 5, then the
SYM53C1010-33 overwrites the
DMA Byte Counter
(DBC)
register with the length of the Command
Descriptor Block: 6, 10, or 12 bytes.
If the Vendor Unique Enhancement 0 (VUE0) bit
(
SCSI Control Two (SCNTL2)
, bit 1) is cleared and the
SCSI group code is a vendor unique code, the
SYM53C1010-33 overwrites the
DMA Byte Counter
(DBC)
register with the length of the Command
Descriptor Block: 6, 10, or 12 bytes. If the VUE0 bit is
set, the SYM53C1010-33 receives the number of
bytes in the byte count regardless of the group code.
If any other Group Code is received, the
DMA Byte
Counter (DBC)
register is not modified and the
SYM53C1010-33 requests the number of bytes
specified in the
DMA Byte Counter (DBC)
register. If
the DBC register contains 0x000000, an illegal
instruction interrupt is generated.
The SYM53C1010-33 transfers the number of bytes
specified in the
DMA Byte Counter (DBC)
register
starting at the address specified in the
DMA Next
Address (DNAD)
register. If the Opcode bit is set and a
data transfer ends on an odd byte boundary, the
SYM53C1010-33 stores the last byte in the
SCSI Wide
Residue (SWIDE)
register during a receive operation.
This byte is combined with the first byte from the
subsequent transfer so that a wide transfer can complete.
If the SATN/ signal is asserted by the initiator or a parity
error occurred during the transfer, it is possible to halt the
transfer and generate an interrupt. The Disable Halt on
Parity Error or ATN bit in the
SCSI Control One (SCNTL1)
register controls whether the SYM53C1010-33 halts on
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PDF描述
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