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參數(shù)資料
| 型號： | SYM53C1010-33 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI to Dual Channel Ultra3 SCSI Multifunction Controller(PCI與雙通道Ultra3 SCSI連接的多功能控制器) |
| 中文描述： | PCI到雙通道個Ultra3 SCSI多功能控制器（與雙通道的PCI個Ultra3 SCSI連接的多功能控制器） |
| 文件頁數(shù)： | 35/384頁 |
| 文件大?。?/td> | 3924K |
| 代理商： | SYM53C1010-33 |
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PCI Functional Description
2-7
its IDSEL signal is asserted and AD[1:0] are 0b00. During the address
phase of a configuration cycle, the AD[7:2] lines address the 64 Dword
registers in the configuration space of each device. Individual byte enable
commands address the bytes within each Dword. AD[63:11] are logical
don’t cares to the selected agent. AD[10:8] indicate which device of a
multifunction agent is addressed.
2.1.2.10 Memory Read Multiple Command
This command is identical to the Memory Read command, except it
additionally indicates that the master intends to fetch multiple cache lines
before disconnecting. The SYM53C1010 supports PCI Memory Read
Multiple functionality and issues Memory Read Multiple commands on
the PCI bus when the Read Multiple mode is enabled. This mode is
enabled by setting bit 2 (ERMP) of the
DMA Mode (DMODE)
register. If
the cache mode is enabled, a Memory Read Multiple command is issued
on all read cycles, except opcode fetches, when the following conditions
are met:
The CLSE bit (Cache Line Size Enable, bit 7,
DMA Control (DCNTL)
register) is set.
The ERMP bit (Enable Read Multiple, bit 2,
DMA Mode (DMODE)
register) is set.
The
Cache Line Size (CLS)
register for each function contains a
legal burst size value (4, 8, 16, 32, 64, or 128 Dwords) that is less
than or equal to the DMODE burst size.
The transfer crosses a cache line boundary.
When these conditions are met, the chip issues a Memory Read Multiple
command instead of a Memory Read during all PCI read cycles.
Burst Size Selection –
The Read Multiple command reads in multiple
cache lines of data during a single bus ownership. Revision 2.2 of the
PCI specification specifies the number of cache lines to read as a
multiple of the cache line size. The logic selects the largest multiple of
the cache line size based on the amount of data to transfer. The
maximum allowable burst size is determined from the
DMA Mode
(DMODE)
burst size bits and the
Chip Test Five (CTEST5)
register, bit 2.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SYM53C1010R | PCI-Dual Channel Ultra160 SCSI Controller(PCI-雙通道Ultra160 SCSI控制器) |
| SYM53C1010 | PCI-Single Channel Ultra160 SCSI Controller(PCI-單通道Ultra160 SCSI控制器) |
| SYM53C120 | SCSI Bus Expander(SCSI總線擴(kuò)展器) |
| SYM53C140 | Ultra2 SCSI Bus Expander(Ultra2 SCSI總線擴(kuò)展器) |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| SYM53C770 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
| SYM53C876E(PBGA) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
| SYM53C876E(PQFP) | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:SCSI Bus Interface/Controller |
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