參數(shù)資料
型號(hào)： ST52E430B/D
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, UVPROM, 20 MHz, MICROCONTROLLER, CDIP32
封裝： WINDOWED, SHRINK, CERAMIC, DIP-32
文件頁(yè)數(shù)： 63/120頁(yè)
文件大小： 502K
代理商： ST52E430B/D
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47/120
ST52T430/E430
8.2 Register Description
The WDT timeout is defined setting the value of the
REG_CONF 2. The first 4 bit of this register are
used thus obtaining 16 different delays as shown
in the table 8.2. In the table 8.2 the timeout is
expressed by using the number of WDT CLK. The
WDT CLK is derived from the clock master by a
division factor of 500. The Timeout is then obtained
by multiplying the WDT CLK pulse length for the
number of pulses defined by the configuration
register REG_CONF 2. The Table 8.4 shows the
pulses length for typical values of the clock master.
The Table 8.3 shows the timeout WDT values when
the Master Clock is 5 MHz.
Bit
Name
Value
Timeout Values (WDT
CLK pulses)
0
D(3:0)
0000
1
0001
625
0010
1250
0011
1875
1
0100
2500
0101
3125
0110
3750
0111
4375
2
1000
5000
1001
5625
1010
6250
1011
6875
3
1100
7500
1101
8125
1110
8750
1111
9375
4-7
NC
x
Not Used
Reset Configuration ‘0000’
Table 8.2 WDT REG_CONF 2
Bit
Name
Value
Timeout Values (mS)
0
D(3:0)
0000
0.1
0001
62.5
0010
125
0011
187.5
1
0100
250
0101
312.5
0110
375
0111
437.5
2
1000
500
1001
562.5
1010
625
1011
687.5
3
1100
750
1101
812.5
1110
875
1111
937.5
4-7
NC
x
Not Used
Reset Configuration ‘0000’
Table 8.3 Timeout Values with CLK=5 MHz
MASTER CLK
(MHz)
WDT CLK
(MHz)
WDT CLK
PULSE LENGTH
(mS)
4
0.8
0.125
5
1
0.1
8
1.6
0.0625
10
2
0.05
20
4
0.025
Table 8.4 Typical WDT CLK Pulse Length
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