參數(shù)資料
型號: SAH-C515A-4R
廠商: INFINEON TECHNOLOGIES AG
元件分類: 微控制器/微處理器
英文描述: 8-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP80
封裝: METRIC, PLASTIC, QFP-80
文件頁數(shù): 20/182頁
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代理商: SAH-C515A-4R
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Semiconductor Group
6-65
1997-08-01
On-Chip Peripheral Components
C515A
6.4.3
A/D Converter Clock Selection
The ADC uses two clock signals for operation : the conversion clock fADC (=1/tADC) and the input
clock fIN (=1/tIN). Both clock signals are derived from the C515A system clock fOSC which is applied
at the XTAL pins via the ADC clock prescaler as shown in figure 6-32. The input clock fIN is always
fOSC/2 while the conversion clock must be adapted to the input clock fOSC. The conversion clock
is limited to a maximum frequency of 2 MHz. Therefore, the ADC clock prescaler must be
programmed to a value which assures that the conversion clock does not exceed 2 MHz. The
prescaler ratio is selected by the bit ADCL of SFR ADCON1.
The table in figure 6-32 shows the prescaler ratio which must be selected for typical system clock
rates. Up to 16 MHz system clock the prescaler ratio 4 is selected. Using a system clock greater
than 16 MHz (max. 24 MHz) the prescaler ratio of at least 8 must be selected. The prescaler ratio
8 is recommended when the input impedance of the analog source is to high to reach the maximum
accuracy.
Figure 6-32
A/D Converter Clock Selection
The duration of an A/D conversion is a multiple of the period of the fIN clock signal. The calculation
of the A/D conversion time is shown in the next section.
MCU System Clock
Rate (fOSC)
fIN
[MHz]
Prescaler
Ratio
fADC [MHz]
ADCL
3.5 MHz
1.75
÷ 4
.438
0
12 MHz
6
÷ 4
1.5
0
16 MHz
8
÷ 42
0
18 MHz
9
÷ 8
1.125
1
24 MHz
12
÷ 8
1.5
1
8
MCS03264
f OSC / 2
MUX
4
Clock Prescaler
Conversion Clock
Input Clock
f ADC
IN
f
ADCL
A / D
Converter
Conditions:
ADC
f
max < 2 MHz
IN
f
=
f OSC
2
=
2 CLCL
t
1
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