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參數(shù)資料
| 型號： | S1C17003F00E100 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | RISC MICROCONTROLLER, PQFP64 |
| 封裝： | 7 X 7 MM, 1.20 MM HEIGHT, 0.40 MM PITCH, TQFP-64 |
| 文件頁數(shù)： | 430/480頁 |
| 文件大?。?/td> | 2409K |
| 代理商： | S1C17003F00E100 |
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4 Power Supply Voltage
S1C17003 TECHNICAL MANUAL
EPSON
4-3
Power
4.5 Precautions on Power Supply
Power-on sequence
In order to operate the device normally, supply power in accordance with the following timing.
HVDD, AVDD
LVDD
OSC3
#RESET
LVDD min.
tLVDD
tSTA3
tRST
Figure 4.5.1 Power-On Sequence
(1)
tLVDD: Elapsed time until the power supply stabilizes after power-on
Supply power in the following sequence:
Power-on: LVDD
→ HVDD (I/O), AVDD (A/D) → Apply the input signal
or LVDD, HVDD (I/O), AVDD (A/D)
→ Apply the input signal
(See Notes in "Power-off sequence" below.)
(2)
tSTA3: Time at which OSC3 oscillation starts
(3)
tRST: Minimum reset pulse width
Time at which the clock supplied to the chip stabilizes plus at least six clocks; Keep the #RESET
signal low.
Note: When the HVDD power is turned on from off status, stable internal circuit statuses cannot be
guaranteed due to noise in the power line. Therefore, the circuit statuses must be initialized (reset)
after the power is turned on.
Power-off sequence
Shut off the power supply in the following sequence:
Power-off: Turn off the input signal
→ HVDD (I/O), AVDD (A/D) → LVDD
or Turn off the input signal
→ HVDD (I/O), AVDD (A/D), LVDD (See Notes below.)
Notes: Applying only LVDD with other power voltage turned off makes a diode circuit on the path from
LVDD to HVDD (AVDD) that results current flowing to the HVDD (AVDD) power supply. In order to
avoid this statue, the power supplies should be turned off simultaneously.
Be sure to avoid applying HVDD or AVDD for a duration of one second or more when the LVDD
power is off, as a breakdown may occur in the device or the characteristics may be degraded
due to flow-through current of the HVDD or AVDD.
Latch-up
The CMOS device may be in the latch-up condition. This is the phenomenon caused by conduction of the
parasitic PNPN junction (thyristor) contained in the CMOS IC, resulting in a large current between HVDD and
VSS and leading to breakage.
Latch-up occurs when the voltage applied to the input / output exceeds the rated value and a large current flows
into the internal element, or when the voltage at the HVDD pin exceeds the rated value and the internal element
is in the breakdown condition. In the latter case, even if the application of a voltage exceeding the rated value is
instantaneous, the current remains high between HVDD and VSS once the device is in the latch-up condition. As
this may result in heat generation or smoking, the following points must be taken into consideration:
(1) The voltage level at the input/output must not exceed the range specified in the electrical characteristics. In
other words, it must be below the power-supply voltage and above VSS. The power-on timing should also be
taken into consideration.
(2) Abnormal noise must not be applied to the device.
(3) The potential at the unused input should be fixed at HVDD, AVDD, or VSS.
(4) No outputs should be shorted.
相關PDF資料 |
PDF描述 |
|---|---|
| S1C17601F00E100 | 16-BIT, FLASH, 8.2 MHz, RISC MICROCONTROLLER, PQFP64 |
| S1C17602F00E100 | RISC MICROCONTROLLER, PQFP100 |
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| S1C33205D00E100 | MICROCONTROLLER, UUC158 |
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相關代理商/技術參數(shù) |
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| S1C17501 | 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 16-bit Application specific Controller |
| S1C17501F01 | 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 16-bit Application specific Controller |
| S1C17501F02 | 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 16-bit Application specific Controller |
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