參數(shù)資料
型號： S1C17003F00E100
元件分類： 微控制器/微處理器
英文描述： RISC MICROCONTROLLER, PQFP64
封裝： 7 X 7 MM, 1.20 MM HEIGHT, 0.40 MM PITCH, TQFP-64
文件頁數(shù)： 247/480頁
文件大?。?/td> 2409K
代理商： S1C17003F00E100
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20 I2C Master (I2CM)
20-10
EPSON
S1C17003 TECHNICAL MANUAL
20.6 I2C Master Interrupts
The I2C master module includes a function for generating the following two different interrupt types.
Transmit buffer empty interrupt
Receive buffer full interrupt
The I2C master module outputs one interrupt signal shared by the two above interrupt factor types to the interrupt
controller (ITC).
Transmit buffer empty interrupt
To use this interrupt, set TINTE (D0/I2C_ICTL register) to 1. If TINTE is set to 0 (default), interrupt requests
for this factor will not be sent to the ITC.
TINTE: Transmit Interrupt Enable Bit in the I2C Interrupt Control (I2C_ICTL) Register (D0/0x4346)
If transmit buffer empty interrupts are permitted (TINTE = 1), an interrupt request pulse is output to the ITC as
soon as the transmit data set in RTDT[7:0] (D[7:0]/I2C_DAT register) is transferred to the shift register.
RTDT[7:0]: Receive/Transmit Data Bits in the I2C Data (I2C_DAT) Register (D[7:0]/0x4344)
An interrupt occurs if other interrupt conditions are satisfied.
Receive buffer full interrupt
To use this interrupt, set RINTE (D1/I2C_ICTL register) to 1. If RINTE is set to 0 (default), interrupt requests
for this factor will not be sent to the ITC.
RINTE: Receive Interrupt Enable Bit in the I2C Interrupt Control (I2C_ICTL) Register (D1/0x4346)
If receive buffer full interrupts are permitted (RINTE = 1), an interrupt request pulse is output to the ITC as
soon as the data received in the shift register is loaded to RTDT[7:0].
An interrupt occurs if other interrupt conditions are met.
Interrupt vectors
The I2C master module interrupt vector numbers and vector addresses are as listed below.
Vector number: 19 (0x13)
Vector address: TTBR + 0x4c
Other interrupt settings
The ITC allows the priority of I2C master module interrupts to be set between level 0 (the default value) and
level 7. To generate actual interrupts, the PSR (S1C17 core internal processor status register) IE (interrupt
enable) bit must be set to 1.
For more information on interrupt processing, see “6 Interrupt Controller (ITC).”
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PDF描述
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S1C17501F01 制造商:EPSON 制造商全稱:EPSON 功能描述:CMOS 16-bit Application specific Controller
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