參數(shù)資料
型號： PNX1300
廠商： NXP Semiconductors N.V.
英文描述： Media Processors
中文描述： 媒體處理器
文件頁數(shù)： 88/548頁
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代理商： PNX1300
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PNX1300/01/02/11 Data Book
Philips Semiconductors
5-6
PRELIMINARY SPECIFICATION
5.3.10
Special Data Cache Operations
A program can exercise some control over the operation
of the data cache by executing special operations. The
special operations can cause the data cache to initiate
the copyback or invalidation of a block in the cache.
These operations are typically used by software to keep
the cache coherent with main memory.
In addition, there are special operations that allow a pro-
gram to read tag and status information from the data
cache.
Special data cache operations are always executed on
the memory port associated with issue slot 5.
5.3.10.1
Copyback and invalidate operations
The data cache controller recognizes a copyback and an
invalidate operation as shown in
Table 5-7
.
The dcb and dinvalid operations both compute a target
word address that is the sum of a register and seven-bit
offset. The offset can be in the range [
–
256..252] and
must be divisible by four.
dcb operation.
The dcb operation computes the target
address, and if the block containing the address is found
in the data cache, its contents are written back to main
memory if the block is both valid and dirty. If the block is
not present, not valid, or not dirty, no action results from
the dcb operation. If the dcb causes a copyback to occur,
the CPU is stalled until the copyback completes. If the
block is not in cache, the operation causes no stall cy-
cles. If the block is in cache but not dirty, the operation
causes 4 stall cycles. If the block is dirty, the dcb opera-
tion causes a writeback and takes at least 19 stall cycles.
The dcb operation clears the dirty bit but leaves a valid
copy of the written-back block in the cache.
dinvalid operation.
The dinvalid operation computes
the target address, and if the block containing the ad-
dress is found in the data cache, its valid and dirty bits
are cleared. No copyback operation will occur even if the
block is valid and dirty prior to executing the dinvalid op-
eration. The CPU is stalled for 2 cycles, if the target block
is in the cache; otherwise, no stall cycles occur.
A dinvalid or dcb operation updates the LRU information
to least recently used in its set.
Programmer’s note:
Software should not execute din-
valid operations on locked blocks; otherwise, a
‘
hole
’
is
created
that
cannot
be
reused
until
locking is deactivated.
5.3.10.2
Data cache tag and status
operations
The data cache controller recognizes two DSPCPU op-
erations for reading cache status as shown in
Table 5-8
.
The rdtag and rdstatus operations both compute a target
word address that is the sum of a register and scaled
seven-bit offset. The offset must be divisible by four and
in the range [
–
256..252].
rdtag operation.
The target address computed by rdtag
selects the data cache block by specifying the cache set
and set element directly. Address bits [10..6] specify the
cache set (one of 32), and bits [13..11] specify the set el-
ement (one of eight). All other target address bits are ig-
nored. This operation causes no CPU stall cycles.
The result of the rdtag operation is a full 32-bit word with
the format shown in
Figure 5-7
.
rdstatus operation.
The target address computed by rd-
status selects the data cache set by specifying the set
number directly. Address bits [10..6] specify the cache
set (one of 32); all other target address bits are ignored.
This operation causes 1 CPU stall cycle.
The result of the rdstatus operation is a full 32-bit word
with the format shown in
Figure 5-7
. See
Section 5.6.7,
“
LRU Bit Definitions,
”
for a description of the LRU bits.
Table 5-7. Copyback and invalidate operations
Mnemonic
Description
dcb(offset) r
src1
Data-cache copyback block. Causes
the block that contains the target
address to be copied back to main
memory if the block is valid and dirty.
Data-cache invalidate block. Causes
the block that contains the target
address to be invalidated. No copy-
back occurs even if the block is dirty.
dinvalid(offset) r
src1
Table 5-8. Cache read-status operations
Mnemonic
Description
rdtag(offset) r
src1
Read data-cache tag. The target
address selects a data-cache block
directly; the operation returns a 32-bit
result containing the 21-bit cache tag
and the valid bit.
Read data-cache status. The target
address selects a data-cache set
directly; the operation returns a 32-bit
result containing the set
’
s eight dirty
bits and ten LRU bits.
rdstatus(offset) r
src1
31
0 0 0 0 0 0 0 0 0 0
0
3
7
11
15
19
23
27
VALID
rdtag Result Format
TAG
rdstatus Result Format
LRU
DIRTY
0 0 0 0 0 0 0 0 0 0 0
0 0 0
Figure 5-7. Result formats for rdtag and rdstatus operations.
相關PDF資料
PDF描述
PNX1301 Media Processors
PNX1302 Media Processors
PNX1311 Media Processors
PNX1500G Connected Media Processor
PNX1501G Connected Media Processor
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參數(shù)描述
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PNX1301EH 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC MEDIA PROCESSOR PNX13XX/180MHZ RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT
PNX1301EH,557 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC MEDIA PROCESSOR PNX13XX/180MHZ RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風格:SMD/SMT
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