參數(shù)資料
型號： PNX1300
廠商： NXP Semiconductors N.V.
英文描述： Media Processors
中文描述： 媒體處理器
文件頁數(shù)： 184/548頁
文件大?。?/td> 6050K
代理商： PNX1300
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PNX1300/01/02/11 Data Book
Philips Semiconductors
12-2
PRELIMINARY SPECIFICATION
12.4
MEMORY DEVICES SUPPORTED
All devices must have a LVTTL, 3.3-V interface.
Table 12-2
lists the devices and organizations supported
in a 32-bit memory interface.
Refer to
Section 12.8,
“
Address Mapping,
”
in order to
evaluate the support of 2-bank, 64-Mbit devices. These
devices are not widely used. Hence they are not de-
scribed in this document.
Table 12-3
lists the devices and organizations supported
in a 16-bit memory interface.
12.4.1
SDRAM
PNX1300 supports synchronous DRAM chips directly.
SDRAM has a fast, synchronous interface that permits
burst transfers at 1 word per clock cycle. The memory in-
side an SDRAM device is divided into two or four banks;
the SDRAM implements interleaved bank access to sus-
tain maximum bandwidth.
SDRAM devices implement a power down mechanism
with self-refresh. PNX1300 power management takes
advantage of this mechanism.
PNX1300 supports only Jedec-compatible SDRAM with
two or four internal banks of memory per device.
12.4.2
SGRAM
Also supported in PNX1300 systems, SGRAM is essen-
tially an SDRAM with additional features for raster graph-
ics functions. The device type is standardized by Jedec
and offered by multiple DRAM vendors. Tying the DSF
input of an SGRAM low makes the device operates like
a standard 32-bit-wide SDRAM and thus compatible with
the PNX1300 memory interface. PNX1300 is not sup-
porting the new types of SGRAMs that have a DDR inter-
face.
12.5
MEMORY GRANULARITY AND SIZES
PNX1300 supports a variety of memory sizes thanks to:
Many possible configurations of SDRAM devices
Support for up to four memory ranks
The minimum memory size is 4 MB using two
2
×
512K
×
16 SDRAM devices on the 32-bit data bus, or 2
MB with one of these devices on a 16-bit data bus. Up to
two memory devices can be connected without any glue
logic and without sacrificing performance. The maximum
memory size with full performance is 64MB using two
4
×
4M
×
16 SDRAM chips on a 32-bit data bus, and 32 MB
using one 4
×
4M
×
16 SDRAM chip on a 16-bit data bus.
Several memory configurations can be constructed using
more devices. To do so, the frequency of the memory in-
Table 12-2. Supported Rank Configurations (32-bit)
Device Size
(Mbit)
Device(s)
Rank Size
16
2
×
512K
×
16 SDRAM
2
×
1M
×
8 SDRAM
2
×
2M
×
4 SDRAM
4
×
512K
×
32 SDRAM
4
×
1M
×
16 SDRAM
4
×
2M
×
8 SDRAM
4 MB
8 MB
16 MB
8 MB
16 MB
32
b
MB
16 MB
32
2
MB
64
128
128
1
4
×
1M
×
32 SDRAM
4
×
2M
×
16 SDRAM
1. Limited support for a 32-MB configuration only.
2. However MM_CONFIG.SIZE may be set to
16MB (i.e. 6). Refer to
Figure 12-10
and
Figure 12-11
for the two possible connection
details.
3. Limited support for a 64-MB configuration only.
4. However MM_CONFIG.SIZE is 32 MB (i.e. 7).
256
3
4
×
4M
×
16 SDRAM
64
4
MB
Table 12-3. Supported Rank Configurations (16-bit)
Device Size
(Mbit)
Device(s)
Rank Size
16
64
128
2
×
512K
×
16 SDRAM
4
×
1M
×
16 SDRAM
4
×
2M
×
16 SDRAM
2 MB
8 MB
16
1
MB
32
2
MB
256
4
×
4M
×
16 SDRAM
Figure 12-1. PNX1300 internal highway bus to the external glueless SDRAM interface.
PNX1300
Memory
Interface
Chip Selects#
Address,
Clock Enables,
RAS#, CAS#, WE#
Byte Enables[3:0]
Clock
Data[31:0]
CS#
Address, Control
DQM[3:0]
CLK
DQ[31:0]
33
SDRAM
Memory
Array
Data
Highway
PNX1300
On-Chip
Peripherals
DSPCPU
1.
2.
However MM_CONFIG.SIZE is set to 8 MB (i.e. 5)
However MM_CONFIG.SIZE is set to 8 MB (i.e. 5).
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