參數(shù)資料
型號： PNX1300
廠商： NXP Semiconductors N.V.
英文描述： Media Processors
中文描述： 媒體處理器
文件頁數(shù)： 106/548頁
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代理商： PNX1300
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PNX1300/01/02/11 Data Book
Philips Semiconductors
6-10
PRELIMINARY SPECIFICATION
halfres mode, the resulting captured planar data is as
shown in
Figure 6-12
. Note that WIDTH/2 luminance and
WIDTH/4 chrominance samples are captured. In this
mode, START_X and WIDTH must be a multiple of four.
Horizontal-resolution reduction is performed as shown in
Figure 6-13
or
Figure 6-14
. The spatial sampling con-
ventions of the pixels in memory depends on the SC
(sampling convention) bit in the VI_CTL register. Assum-
ing that the camera sampling positions obey the conven-
tions shown in
Figure 6-5
, two possible spatial formats
are supported in memory:
If SC=0, co-sited luminance and chrominance sam-
ples result as shown in
Figure 6-13
. This corre-
sponds to the standard YUV 4:2:2 sampling
conventions.
If SC=1, interspersed chrominance samples result,
as shown in
Figure 6-14
. This form is (after vertical
subsampling of the chroma components) identical to
the MPEG-1 sampling conventions. If vertical sub-
sampling is desired, it can either be performed in
software on the DSPCPU or in hardware by the ICP
The filtering process applies mirroring at the edge of the
active video area, as per
Figure 6-7
.
For both filters, computed video data is clamped to 01h if
result of the filter is less than 01h and clamped to FFh if
greater than FFh.
6.5
RAW CAPTURE MODES
All raw capture modes (raw8, raw10s and raw10u) be-
have similarly. VI_DATA information is captured at the
rate of the sender
’
s clock, without any interpretation or
start/stop of capture on the basis of the data values. Any
clock cycle in which VI_DVALID is asserted leads to the
capture of one data sample. Samples are 8 or 10 bits
long (raw8 versus raw10 modes). For the 8-bit capture
mode, four samples are packed to a word. For the 10-bit
capture modes, two 16-bit samples are packed to a
word. The extension from 10 to 16 bits uses sign exten-
sion (raw10s) or zero extension (raw10u).
For 8-bit and 16-bit capture, successive captured values
are written to increasing memory addresses. For 16-bit
capture, the byte order with which the 16-bit data is writ-
ten to memory is governed by the LITTLE ENDIAN bit.
The VI LITTLE ENDIAN bit should be set the same as the
DSPCPU endianness (PCSW.BSX). This ensures that
the DSPCPU sees correct 16-bit data.
Figure 6-15
illustrates the
‘
raw-mode
’
view of the VI
MMIO registers.
Figure 6-16
shows the major VI states
associated with raw-mode capture. The initial state is
reached on software or hardware reset as described in
Section 6.1.4,
“
Hardware and Software Reset
”
. Upon re-
set, all status and control bits are set to
‘
0
’
. In particular,
CAPTURE_ENABLE is set to
‘
0
’
and no capture takes
place.
Once the software has programmed BASE1 and BASE2
(with the start addresses of two SDRAM buffer areas
1
)
2
1
VI_STATUS (r)
0x10 1400
31
0
MMIO_BASE
offset:
VI_CLOCK (r/w)
0x10 1408
VI_BASE1 (r/w)
0x10 1414
VI_BASE2 (r/w)
0x10 1418
3
7
11
15
19
23
27
DIVIDER
BUF1ACTIVE
BUF2FULL
BUF1FULL
VI_CTL (r/w)
0x10 1404
MODE
BUF1FULL
ACK_OVR
ACK2
ACK1
BUF2FULL
Little endian
Capture enable
software RESET
DIAGMODE
SELFCLOCK
BASE1
BASE2
VI_SIZE (r/w)
0x10 141C
SIZE (in samples)
OVERFLOW
(message mode only)
OVERRUN
ACK_OVF
OVF
OVR
Interrupt enables
Highway bandwidth error
Highway bandwidth error
INT enable
Highway bandwidth error ACK
SLEEPLESS
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
RESERVED
31
15
19
23
27
VALID
Figure 6-15. Raw and message passing modes view of VI MMIO registers.
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PDF描述
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