參數(shù)資料
型號： PNX1300
廠商： NXP Semiconductors N.V.
英文描述： Media Processors
中文描述： 媒體處理器
文件頁數(shù)： 127/548頁
文件大小： 6050K
代理商： PNX1300
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Philips Semiconductors
Enhanced Video Out
PRELIMINARY SPECIFICATION
7-17
7.16.2
VO Control Register (VO_CTL)
The VO_CTL register sets the operating mode, enables
interrupts, clears interrupt flags, and initiates EVO oper-
ations. Its fields are unchanged from the TM-1000, as
shown in
Figure 7-29
and
Table 7-7
, however the pre-
cise functionality implemented by a field may be changed
if PNX1300 functionality is enabled by software. Its hard-
ware
reset
value
is
CLOCK_SELECT = 3, PLL_S = 1 and PLL_T = 1, and
all other bits to
‘
0
’
. To ensure compatibility with future de-
vices, any undefined MMIO bits should be ignored when
read, and written as
‘
0
’
s.
0x32400000
which
sets
Table 7-7. VO_CTL register fields
Field
Description
RESET
Software reset of the EVO.
The recommended software reset procedure is as follows.
Write the desired VO_CTL state with the RESET bit set to
‘
1
’
.
Write the desired VO_CTL state word, this time with the RESET bit cleared to
‘
0
’
. Both writes should have
VO_ENABLE set to 0.
Finally, enable the newly selected mode by setting VO_ENABLE. This step should be done last, as a separate
transaction.
After a software reset, 5 VO_CLK clock cycles are required to stabilize the internal circuitry (before enabling EVO).
Note: A hardware reset clears the CLKOUT and SYNC_MASTER bits and puts VO_CLK, VO_IO1, and VO_IO2 in
the input state. This results in a VO_CTL value of 0x32400000. In contrast, a software reset does not change
device registers. So a software reset results in a state as specified by the VO_CTL word value written during the
above-described procedure.
Disable power management.
If SLEEPLESS = 1, power-down of the EVO is prevented during global PNX1300 power-down.
CLOCK_SELECT Clock select.
00
—
Select PLL VCO output as the VO_CLK source.
01
—
Select PLL feedback loop divider output as VO_CLK source.
10
—
Select PLL input divider output as VO_CLK source.
11
—
Select DDS output directly as VO_CLK source, bypassing the PLL altogether. (Hardware reset default.)
PLL_S
PLL input divider division ratio.
A value of
k
selects division by
k
+1. The hardware reset defaul t =1, causing division by 2.
PLL_T
PLL feedback loop divider division ratio.
A value of
k
selects division by
k
+1. The hardware reset defaul t =1, causing division by 2.
CLKOUT
Clock output.
When CLKOUT = 1, the EVO clock generator is enabled, and VO_CLK is an output.
When CLKOUT = 0, VO_CLK is an input, and EVO clock is provided by the external device. (Hardware reset
default.)
SYNC_MASTER
Sync master.
When set, VO_IO1 and VO_IO2 are outputs. In video-refresh modes, the EVO generates horizontal and frame
timing signals on VO_IO1 and VO_IO2 respectively. In message-passing mode and data-streaming mode, this
bit should always be set so that VO_IO1 and VO_IO2 generate START and END message signals respectively.
When zero, VO_IO2 is an input. (Hardware reset default.) In video-refresh modes, VO_IO2 serves as the frame
time reference. The active edge is selected by VO_IO2_POS.
VO_IO1_POS
VO_IO2_POS
VO_IO1_POS currently has no function.
VO_IO2_POS determines the input polarity of VO_IO2.
When
‘
0
’
, the corresponding input triggers on the negative (high-to-low) transition of the input signal.
When
‘
1
’
, the input triggers on the positive (low-to-high) transition.
OL_EN
Overlay Enable.
Enables the YUV overlay function in video-refresh modes.
MODE
Major operating mode.
Defines the video output major operating mode, as listed in
Table 7-5 on page7-13
.
BFR1_ACK
BFR2_ACK
When active in data-transfer modes, writing a
‘
1
’
to BFR1_ACK clears BFR1_EMPTY and enables Buf fer1 for
transfer until BFR1_EMPTY is set. Writing a
‘
0
’
to BFR1_ACK has no effect. BRF2_ACK operates similarly for
Buffer 2. Writing a
‘
1
’
to VO_ENABLE in data-streaming mode is the same as writing a
‘
1
’
to both BFR1_ACK and
BFR2_ACK, and enables both buffers 1 and 2 for transfer. Writing a
‘
1
’
to VO_ENABLE in message-passing mode
is the same as writing a
‘
1
’
to BFR1_ACK, and enables Buff er1 for transfer. BFR2_ACK is not used in message-
passing mode, since only Buffer1 is used .
HBE_ACK
URUN_ACK
Writing a
‘
1
’
to these bits clears the HBE or URUN flags and resets their corresponding interrupt conditions.
SLEEPLESS
Polarity of VO_IOx_POS.
Buffer 1 and Buffer2 acknowledge .
Acknowledge HBE or URUN.
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PDF描述
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PNX1301EH,557 功能描述:數(shù)字信號處理器和控制器 - DSP, DSC MEDIA PROCESSOR PNX13XX/180MHZ RoHS:否 制造商:Microchip Technology 核心:dsPIC 數(shù)據(jù)總線寬度:16 bit 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:2 KB 最大時鐘頻率:40 MHz 可編程輸入/輸出端數(shù)量:35 定時器數(shù)量:3 設(shè)備每秒兆指令數(shù):50 MIPs 工作電源電壓:3.3 V 最大工作溫度:+ 85 C 封裝 / 箱體:TQFP-44 安裝風(fēng)格:SMD/SMT
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