參數(shù)資料
型號： OR3TP12
英文描述： Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface
中文描述： 現(xiàn)場可編程系統(tǒng)芯片（促進(jìn)文化基金）嵌入式主/目標(biāo)PCI接口
文件頁數(shù)： 96/128頁
文件大?。?/td> 2450K
代理商： OR3TP12
ORCAOR3TP12 FPSC
Embedded Master/Target PCI Interface
Data Sheet
March 2000
96
L Lucent Technologies Inc.
Timing Characteristics
(continued)
Table 35. OR3TP12 FPGA Side Interface Combinatorial Path Delay Signals
OR3TP12 Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C < T
A
< 70 °C.
Note: The combinatorial path parameters are measured from the input to the output (both on the FPGA side), excluding the interbufs, which
traverse the ASIC/FPGA boundary. The ORCA Foundry static analysis tool, trace, accounts for clock skew and interbuf delays on
the clock and data paths.
Table 36. OR3TP12 Interbuf Delays
OR3TP12 Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C < T
A
< 70 °C.
Note: The interbufs are buffers that interface between the FPGA and the ASIC.
Description
(T
I
= 85 °C, V
DD
= min, V
DD
2 = min)
Min
Max
Unit
Source
fifo_sel
fifo_sel
twdataenn
twdataenn
Destination
datatofpga[31:0]
datatofpgax[3:0]
twlastcycn
datatofpga[31:0]
(dual-port mode)
datatofpgax[3:0]
(dual-port mode)
twdata[17:0]
(quad-port mode)
trlastcycn
mrlastcycn
twlastcycn
datatofpga[31:0]
(dual-port mode)
datatofpgax[3:0]
(dual-port mode)
twdata[17:0]
(quad-port mode)
pci_cfg_stat
datatofpga[31:0]
mrdata[17:0]
—
—
—
—
2.364
1.999
6.565
8.968
ns
ns
ns
ns
twdataenn
—
7.929
ns
twdataenn
—
7.687
ns
trdataenn
mrdataenn
taenn
taenn
—
—
—
—
5.457
5.899
6.530
9.278
ns
ns
ns
ns
taenn
—
7.904
ns
taenn
—
7.696
ns
cfgshiftenn
mrdataenn
mrdataenn
—
—
—
6.202
7.516
7.340
ns
ns
ns
Description
(T
I
= 85 °C, V
DD
= min, V
DD
2 = min)
Interbuf from FPGA to ASIC
Interbuf from ASIC to FPGA
Min
Max
Unit
—
—
0.696
0.505
ns
ns
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PDF描述
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