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參數(shù)資料
| 型號： | OR3TP12 |
| 英文描述： | Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface |
| 中文描述： | 現(xiàn)場可編程系統(tǒng)芯片（促進(jìn)文化基金）嵌入式主/目標(biāo)PCI接口 |
| 文件頁數(shù)： | 70/128頁 |
| 文件大小： | 2450K |
| 代理商： | OR3TP12 |
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ORCAOR3TP12 FPSC
Embedded Master/Target PCI Interface
Data Sheet
March 2000
70
L Lucent Technologies Inc.
PCI Bus Core Target Controller Detailed Description
(continued)
Example: Target Read I/O, Nondelayed Transaction
Figure 25, shows the timing on the PCI bus for a Target I/O read that is handled as nondelayed transaction
(
deltrn
= 1,
trburstpendn
= 0); that is, the operation waits on the PCI bus while the FPGA application is notified via
the Target FIFO Interface. The Target accepts the transaction without issuing an immediate retry, but inserts wait-
states (up to 16 or 32) until the requested data in placed in the Target read FIFO. If the FPGA application cannot
fetch the data within the initial/subsequent latency time, the Target issues a retry. The Target terminates the I/O
read request by disconnecting with data on the first word transformed, thus disallowing bursting.
The FPGA interface timing is as shown in Figure 27 and Figure 28 for dual- and quad-port respectively. The FPGA
interface timing is similar for all Target reads and is described below in the Single Target Read FIFO Interface sec-
tion.
5-7546(F)
Figure 25. Target I/O Read, Nondelayed (PCI Bus, 32-Bit)
T0
T1
T2
T3
Tn0
Tn1
Tn2
Tn3
X
ADDRESS
X
X
DATA
X
X
CMD: I/O RD
BYTE ENABLES
BYTE ENABLES
X
CLK
FRAME#
AD[31:0]
C/BE[3:0]#
irdyn#
DEVSEL#
TRDY#
STOP#
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR62 | OR62 is a 6-input OR gate with 2x drive strength |
| OR73 | 7-input OR gate with 3x drive strength. |
| OR8GU41 | DIFFUSED TYPE (HIGH SPEED RECTIFIER APPLICATIONS) |
| ORCAORT4622 | Field-Programmable System Chip (FPSC) Four-Channel x 622 Mbits/s Backplane Transceiver |
| ORCAORT82G5 | 1.0?.25/2.0?.5/3.125 Gbits/s Backplane Interface FPSC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| OR3TP126BA256-DB | 功能描述:FPGA - 現(xiàn)場可編程門陣列 2016 LUT 187 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR3TP12-6BA256I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:User Programmable Special Function ASIC |
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| OR3TP12-6BA352 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:User Programmable Special Function ASIC |
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