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參數(shù)資料
| 型號： | OR3TP12 |
| 英文描述： | Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface |
| 中文描述： | 現(xiàn)場可編程系統(tǒng)芯片（促進文化基金）嵌入式主/目標PCI接口 |
| 文件頁數(shù)： | 71/128頁 |
| 文件大?。?/td> | 2450K |
| 代理商： | OR3TP12 |
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Lucent Technologies Inc.
Lucent Technologies Inc.
71
Data Sheet
March 2000
ORCA OR3TP12 FPSC
Embedded Master/Target PCI Interface
PCI Bus Core Target Controller Detailed Description
(continued)
Example: Target Read Memory, Single-Word, Delayed Transaction
Figure 26 shows the timing on the PCI bus interface for a Target single 32-bit memory read handled as a delayed
transaction (
deltrn
= 0). The timing on the PCI interface (Figure 26) is similar to that of a delayed I/O read
(Figure 24) except that
stopn
is not asserted here to cause disconnect with data.
5-7549(F)
Figure 26. Target Single Memory Read, Delayed (PCI Bus, 32-Bit)
The FPGA interface timing is as shown in Figure 27 and Figure 28 for dual- and quad-port respectively. The FPGA
interface timing is similar for all Target reads and is described below in the Single Target Read FIFO Interface sec-
tion.
TRANSACTION #1: ADDRESS, BYTE ENABLES,
AND COMMAND LATCHED AS A
DELAYED READ REQUEST.
TRANSACTION #2: DISCONNECTED WITHOUT DATA
BECAUSE READ OPERATION NOT COMPLETED.
TRANSACTION #3: DISCONNECTED WITH DATA
BECAUSE READ OPERATION COMPLETED.
Ta0
Ta1
Ta2
Ta3
Ta4
Ta5
Ta6
Tb0
Tb1
Tb2
Tb3
Tb4
Tb5
Tb6
Tc0
Tc1
Tc2
Tc3
Tc4
Tc5
Tc6
ADRS
ADRS
ADRS
DATA
CMD
BEs
CMD BYTE ENABLES
CMD BYTE ENABLES
clk
framen
ad
c_ben
irdyn
devseln
trdyn
stopn
相關PDF資料 |
PDF描述 |
|---|---|
| OR62 | OR62 is a 6-input OR gate with 2x drive strength |
| OR73 | 7-input OR gate with 3x drive strength. |
| OR8GU41 | DIFFUSED TYPE (HIGH SPEED RECTIFIER APPLICATIONS) |
| ORCAORT4622 | Field-Programmable System Chip (FPSC) Four-Channel x 622 Mbits/s Backplane Transceiver |
| ORCAORT82G5 | 1.0?.25/2.0?.5/3.125 Gbits/s Backplane Interface FPSC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| OR3TP12-6BA256 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:User Programmable Special Function ASIC |
| OR3TP126BA256-DB | 功能描述:FPGA - 現(xiàn)場可編程門陣列 2016 LUT 187 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR3TP12-6BA256I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:User Programmable Special Function ASIC |
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| OR3TP12-6BA352 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:User Programmable Special Function ASIC |
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