- 您現(xiàn)在的位置：買賣IC網 > PDF目錄383723 > OR3TP12 Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface PDF資料下載
參數(shù)資料
| 型號： | OR3TP12 |
| 英文描述： | Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface |
| 中文描述： | 現(xiàn)場可編程系統(tǒng)芯片（促進文化基金）嵌入式主/目標PCI接口 |
| 文件頁數(shù)： | 95/128頁 |
| 文件大?。?/td> | 2450K |
| 代理商： | OR3TP12 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁當前第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁
Lucent Technologies Inc.
Lucent Technologies Inc.
95
Data Sheet
March 2000
ORCA OR3TP12 FPSC
Embedded Master/Target PCI Interface
Timing Characteristics
(continued)
Table 33. OR3TP12 PCI and FPGA Interface Clock Operation Frequencies
OR3TP12 Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C < T
A
< 70 °C.
* The PCI clock frequency is based on the internal register to register frequency and the 66 MHz PCI I/O specifications.
The Maximum User Interface Clock frequencies are values based on registering all signals at the FPGA/ASIC boundary. This number
will be lower depending on the design implementation and number of FPGA logic levels into and out of the ASIC.
This is the typical operating frequency for a real design that does not register signals at the FPGA/ASIC boundary.
Table 34. OR3TP12 FPGA to PCI, and PCI to FPGA, Combinatorial Path Delays
OR3TP12 Commercial: V
DD
= 3.0 V to 3.6 V, 0 °C < T
A
< 70 °C.
Notes:
On the FPGA to PCI combinatorial path delays, they include the ASIC path delay and the output buffer delay under a
10pf load. They do not include the interbuf delay on the FPGA side.
On the PCI to FPGA combinatorial path delays, they include the ASIC input buffer delay, and ASIC path delay entering the
FPGA. They do not include the interbuf delay on the FPGA side.
Description
(T
I
= 85 °C, V
DD
= min, V
DD
2 = min)
Speed
–7
Unit
Signal
Min
0
0
0
Typ
—*
—
—
Max
66*
66
66
Clk
(PCI clock)
fclk1
(user interface clock)
fclk2
(user interface clock)
MHz
MHz
MHz
Description
(T
I
= 85 °C, V
DD
= min, V
DD
2 = min)
Min
Max
Unit
Source
Destination
intan
(PCI Side)
pciclk
(FPGA Side)
pci_rstn
(FPGA Side)
pci_intan
(FPGA Side)
clk
(PCI Side)
rstn
(PCI Side)
—
—
—
4.601
4.544
2.442
ns
ns
ns
相關PDF資料 |
PDF描述 |
|---|---|
| OR62 | OR62 is a 6-input OR gate with 2x drive strength |
| OR73 | 7-input OR gate with 3x drive strength. |
| OR8GU41 | DIFFUSED TYPE (HIGH SPEED RECTIFIER APPLICATIONS) |
| ORCAORT4622 | Field-Programmable System Chip (FPSC) Four-Channel x 622 Mbits/s Backplane Transceiver |
| ORCAORT82G5 | 1.0?.25/2.0?.5/3.125 Gbits/s Backplane Interface FPSC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| OR3TP12-6BA256 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:User Programmable Special Function ASIC |
| OR3TP126BA256-DB | 功能描述:FPGA - 現(xiàn)場可編程門陣列 2016 LUT 187 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR3TP12-6BA256I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:User Programmable Special Function ASIC |
| OR3TP126BA256I-DB | 功能描述:FPGA - 現(xiàn)場可編程門陣列 2016 LUT 187 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR3TP12-6BA352 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:User Programmable Special Function ASIC |
發(fā)布緊急采購，3分鐘左右您將得到回復。