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參數(shù)資料
| 型號(hào)： | MCIMX507CVM8B |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA400 |
| 封裝： | 17 X 17 MM, 0.5 MM PITCH, ROHS COMPLIANT, PLASTIC, MABGA-400 |
| 文件頁(yè)數(shù)： | 86/120頁(yè) |
| 文件大?。?/td> | 1980K |
| 代理商： | MCIMX507CVM8B |
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i.MX50 Applications Processors for Consumer Products, Rev. 0
68
Freescale Semiconductor
Electrical Characteristics
NOTE
DDR6 and DDR7 can be adjusted by the parameter -DLL_WR_DELAY-;
The ideal case is that SDCLK is center aligned to the DRAM_A[9:0] data
valid window;
For this table, HW_DRAM_PHY23[14:8] (DLL_WR_DELAY) = 0x10;
4.8.3
DRAM Data Output Timing
The DRAM data output timing is defined for all DDR types: DDR2, LPDDR1, and LPDDR2.
DDR5
Control output hold time
tIH
0.5 tCK
- 0.3
—ns
DDR6
CK >= 200 MHz
Address output setup time
tIS
0.5 tCK
- 1.3
—ns
DDR7
CK >= 200 MHz
Address output hold time
tIH
0.5 tCK
- 1.3
—ns
DDR6
CK < 200 MHz
Address output setup time
tIS
1
—
ns
DDR7
CK < 200 MHz
Address output hold time
tIH
1
—
ns
Table 43. EMI Command/Address AC Timing (continued)
ID
Description
Symbol
Min
Max
Unit
Figure 30. DRAM Data Output Timing
DRAM_SDCLK
DRAM_SDCLK_B
DRAM_SDQS
DDR13
DDR14
d0
DDR10
d1
d2
d3
DRAM_D &
DRAM_DQM
DDR11
DDR12
DDR15
DDR16
DRAM_SDQS_B
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