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參數(shù)資料
| 型號： | MCIMX507CVM8B |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PBGA400 |
| 封裝： | 17 X 17 MM, 0.5 MM PITCH, ROHS COMPLIANT, PLASTIC, MABGA-400 |
| 文件頁數(shù)： | 83/120頁 |
| 文件大?。?/td> | 1980K |
| 代理商： | MCIMX507CVM8B |
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Electrical Characteristics
i.MX50 Applications Processors for Consumer Products, Rev. 0
Freescale Semiconductor
65
WE34 EIM_RW invalid to EIM_CSx
invalid
WE7 – WE9 + (WEN – CSN)
—
3 – (WEN_CSN)
ns
WE35 EIM_CSx valid to EIM_OE valid WE10 – WE6 + (OEA – CSA)
—
3 + (OEA – CSA)
ns
WE36 EIM_OE invalid to EIM_CSx
invalid
WE7 – WE11 + (OEN – CSN)
—
3 – (OEN – CSN)
ns
WE37 EIM_CSx valid to EIM_EBx
valid (Read access)
WE12 – WE6 + (RBEA – CSA)
—
3 + (RBEA4 – CSA)
ns
WE38 EIM_EBx invalid to EIM_CSx
invalid (Read access)
WE7 – WE13 + (RBEN – CSN)
—
3 – (RBEN5 – CSN)
ns
WE39 EIM_CSx valid to EIM_LBA
valid
WE14 – WE6 + (ADV – CSA)
—
3 + (ADVA – CSA)
ns
WE40 EIM_LBA invalid to EIM_CSx
invalid (ADVL is asserted)
WE7 – WE15 – CSN
—
3 – CSN
ns
WE41 EIM_CSx valid to Output Data
valid
WE16 – WE6 – WCSA
—
3 – WCSA
ns
WE42 Output Data invalid to EIM_CSx
invalid
WE17 – WE7 – CSN
—
3 – CSN
ns
WE43 Input Data valid to EIM_CSx
invalid
MAXCO + MAXDI
MAXCO6 +
MAXDI7
—ns
WE44 EIM_CSx invalid to Input Data
invalid
00
—
ns
WE45 EIM_CSx valid to EIM_EBx
valid (Write access)
WE12 – WE6 + (WBEA – CSA)
—
3 + (WBEA – CSA)
ns
WE46 EIM_EBx invalid to EIM_CSx
invalid (Write access)
WE7 – WE13 + (WBEN – CSN)
—
–3 + (WBEN – CSN)
ns
WE47 EIM_DTACK valid to EIM_CSx
invalid
MAXCO + MAXDTI
MAXCO6 +MA
XDTI8
—ns
WE48 EIM_CSx invalid to
EIM_DTACK invalid
00
—
ns
1 Parameters WE4–WE21 value, see in the Table 41.
2 EIM_CSx Assertion. This bit field determines when EIM_CSx signal is asserted during read/write cycles.
3 EIM_CSx Negation. This bit field determines when EIM_CSx signal is negated during read/write cycles.
4 EIM_EBx Assertion. This bit field determines when EIM_EBx signal is asserted during read cycles.
5 EIM_EBx Negation. This bit field determines when EIM_EBx signal is negated during read cycles.
6 Output maximum delay from internal driving the FFs to chip outputs. The maximum delay between all memory controls
(EIM_ADDR, EIM_CSx, EIM_OE, EIM_RW, EIM_EBx, and EIM_LBA).
7 Maximum delay from chip input data to internal FFs. The maximum delay between all data input pins.
8 DTACK maximum delay from chip input data to internal FF.
Table 41. EIM Asynchronous Timing Parameters Table Relative Chip Select (continued)
ID
Parameter
Determination by
Synchronous Measured
Parameters 1
Min
Max
Unit
相關(guān)PDF資料 |
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