- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄382289 > MB89PV570 (Fujitsu Limited) F2MC-8L 8-BIT MICROCONTROLLER PDF資料下載
參數(shù)資料
| 型號： | MB89PV570 |
| 廠商： | Fujitsu Limited |
| 英文描述： | F2MC-8L 8-BIT MICROCONTROLLER |
| 中文描述： | F2MC - 604 8位微控制器 |
| 文件頁數(shù)： | 453/563頁 |
| 文件大?。?/td> | 7081K |
| 代理商： | MB89PV570 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁第293頁第294頁第295頁第296頁第297頁第298頁第299頁第300頁第301頁第302頁第303頁第304頁第305頁第306頁第307頁第308頁第309頁第310頁第311頁第312頁第313頁第314頁第315頁第316頁第317頁第318頁第319頁第320頁第321頁第322頁第323頁第324頁第325頁第326頁第327頁第328頁第329頁第330頁第331頁第332頁第333頁第334頁第335頁第336頁第337頁第338頁第339頁第340頁第341頁第342頁第343頁第344頁第345頁第346頁第347頁第348頁第349頁第350頁第351頁第352頁第353頁第354頁第355頁第356頁第357頁第358頁第359頁第360頁第361頁第362頁第363頁第364頁第365頁第366頁第367頁第368頁第369頁第370頁第371頁第372頁第373頁第374頁第375頁第376頁第377頁第378頁第379頁第380頁第381頁第382頁第383頁第384頁第385頁第386頁第387頁第388頁第389頁第390頁第391頁第392頁第393頁第394頁第395頁第396頁第397頁第398頁第399頁第400頁第401頁第402頁第403頁第404頁第405頁第406頁第407頁第408頁第409頁第410頁第411頁第412頁第413頁第414頁第415頁第416頁第417頁第418頁第419頁第420頁第421頁第422頁第423頁第424頁第425頁第426頁第427頁第428頁第429頁第430頁第431頁第432頁第433頁第434頁第435頁第436頁第437頁第438頁第439頁第440頁第441頁第442頁第443頁第444頁第445頁第446頁第447頁第448頁第449頁第450頁第451頁第452頁當(dāng)前第453頁第454頁第455頁第456頁第457頁第458頁第459頁第460頁第461頁第462頁第463頁第464頁第465頁第466頁第467頁第468頁第469頁第470頁第471頁第472頁第473頁第474頁第475頁第476頁第477頁第478頁第479頁第480頁第481頁第482頁第483頁第484頁第485頁第486頁第487頁第488頁第489頁第490頁第491頁第492頁第493頁第494頁第495頁第496頁第497頁第498頁第499頁第500頁第501頁第502頁第503頁第504頁第505頁第506頁第507頁第508頁第509頁第510頁第511頁第512頁第513頁第514頁第515頁第516頁第517頁第518頁第519頁第520頁第521頁第522頁第523頁第524頁第525頁第526頁第527頁第528頁第529頁第530頁第531頁第532頁第533頁第534頁第535頁第536頁第537頁第538頁第539頁第540頁第541頁第542頁第543頁第544頁第545頁第546頁第547頁第548頁第549頁第550頁第551頁第552頁第553頁第554頁第555頁第556頁第557頁第558頁第559頁第560頁第561頁第562頁第563頁
433
16.6 Operation of the Multi-address I
2
C
I
Start Condition
When the master is not connected to the bus (the logic of SCL and SDA is "H") in states where
the bus is released, the master generates a start condition. As indicated in Figure 16.6-1 "Data
Transfer Example", a start condition is generated when the SDA line is changed from "H" to "L"
in states where SCL is at the "H" level. At this time, new data transfer starts and master/slave
operation starts. The two methods for generating a start condition are shown as follows.
Writing "1" to the MBCR: MSS bit in states where the multi-address I
2
C bus is not used
(MBCR: MSS = 0, MBSR: BB = 0, MBCR: INT = 0, MBSR: AL = 0). Thereafter, MBSR: BB
is set to "1" to indicate bus busy.
Writing "1" to the MBCR: SCC bit in interrupt states in bus master mode (MBCR: MSS = 1,
MBSR: BB = 1, MBCR: INT = 1, MBSR: AL = 0) and generates a repeated start condition.
Even if "1" is written to the MBCR: MSS bit or "1" is written to the MBCR: SCC bit under
conditions other than the above conditions, it is ignored. If "1" is written to the MBCR: MSS bit
when another system is using the bus (in idle state), the MBSR: AL bit is set to "1".
I
Addressing
In master mode, the BB and TRX bits in the MBSR register are set to 1 after a start condition is
generated and the contents of the MDAR register in the slave address are output from the MSB
in turn. This address data consists of 8-bits with a seven-bit slave address, followed by a R/W
bit indicating the data transfer direction (Bit 0 in MDAR).
After the address data is transmitted, the master receives acknowledge from the slave. The
SDA line is set to "L" by the 9th clock and the master receives the acknowledge bit from the
receiving end (see Figure 16.6-1 "Data Transfer Example"). At this time, the R/W bit (MDAR: bit
0) is reversed and stored in the MBSR: TRX bit.
In slave mode, the BB and TRX bits in the MBSR register are set to "1" and "0", respectively,
after a start condition is detected and data from the master is received by the MDAR register.
After receiving the address data, the MDAR and MADR1 to 6 registers are compared. If the
values match, MBSR: AAS is set to "1" and acknowledge is transmitted to the master.
Thereafter, bit 0 of the received data (bit 0 in the MDAR register) is stored in the MBSR: TRX
bit.
I
Data Transfer
After addressing of the slave is achieved, data can be transmitted and received in byte units in
the direction determined by the R/W bit sent by the master.
Each byte output to the SDA line is fixed to 8-bits. As shown in Figure 16.6-1 "Data Transfer
Example", the receiving device transmits acknowledge to the transmitting device by stabilizing
the SDA line to the "L" level when the acknowledge clock pulse is "H". With the MSB at the
head, each bit of data is transmitted in one clock pulse. Each time a byte is transferred,
acknowledge must be transmitted and received. Therefore, 9 clock pulses are required to
transfer one complete data byte.
I
Acknowledge
Acknowledge is transmitted from the receiving end for the 9th clock of data byte transfer from
the transmitting end.
When data is received, the acknowledge bit can be enabled (MBCR: ACK = 1) or disabled
(MBCR: ACK = 0) with the MBCR: ACK bit.
When transmitting data, acknowledge from the receiving end is stored in the MBSR: LRB bit.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB90246 | 16-bit Proprietary Microcontroller |
| MB90246A | 16-bit Proprietary Microcontroller |
| MB90246APFV | 16-bit Proprietary Microcontroller |
| MB91FV130CR-ES | 32-Bit RISC Microcontroller |
| MB91F133PBT | 32-Bit RISC Microcontroller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MB89PV620 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:8-bit Proprietary Microcontroller |
| MB89PV620CF | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:8-bit Proprietary Microcontroller |
| MB89PV620C-SH | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:8-bit Proprietary Microcontroller |
| MB89PV630 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:8-bit Proprietary Microcontroller |
| MB89PV630CF | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:8-bit Proprietary Microcontroller |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。