參數(shù)資料
型號(hào)： HYB18T512800AF-37
廠商： INFINEON TECHNOLOGIES AG
英文描述： 512-Mbit Double-Data-Rate-Two SDRAM
中文描述： 512兆雙數(shù)據(jù)速率2內(nèi)存
文件頁數(shù)： 24/96頁
文件大?。?/td> 1571K
代理商： HYB18T512800AF-37
HYB18T512[400/800/160]A[C/F]–[3.7/5]
512-Mbit Double-Data-Rate-Two SDRAM
Functional Description
Data Sheet
24
Rev. 1.13, 2004-05
09112003-SDM9-IQ3P
MR
Mode Register Definition
(BA[1:0] = 00
B
)
BA1
BA0
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
0
0
0
1)
1) A13 is only available for
×
4 and
×
8 configuration.
PD
WR
DLL
TM
CL
BT
BL
reg. addr
w
w
w
w
w
w
w
Field Bits
BL
Type
1)
w
1) w = write only register bits
2) CAS Latency 2 is optional for Jedec compliant devices. This option is implemented in this device but is neither tested nor
guaranteed.
Description
Burst Length
Number of sequential bits per DQ related to one read/write command.
010 4
011 8
Burst Type
See
Table 12
for internal address sequence of low order address bits; see
Chapter 2.6.2
.
0
Sequential
1
Interleaved
CAS Latency
Number of clock cycles from read command to first data valid window; see
Chapter 2.6.1
.
Note:All other bit combinations are RESERVED.
[2:0]
BT
3
w
CL
[6:4]
w
010 2
2)
011 3
100 4
101 5
Test Mode
0
1
DLL Reset
Reset of DLL is required after application of a stable clock; see .
0
No
1
Yes
Write Recovery
Number of clock cycles for write recovery during auto-precharge. WR in clock cycles is
calculated by dividing
t
WR
(in ns) by
t
CK
(in ns) and rounding up to the next integer:
WR[cycles]
≥
t
WR
(ns) /
t
CK
(ns)
The mode register must be programmed to fulfill the minimum requirement for the
analogue
t
WR
timing.
WR
min
is determined by
t
CK,max
and
WR
max
is determined by
t
CK,min
.
Note:All other bit combinations are RESERVED.
TM
7
w
Normal mode
Vendor specific test mode
DLL
8
w
WR
[11:9] w
001 2
010 3
011 4
100 5
101 6
Active Power-Down Mode Select
0
Fast exit (use
t
XARD
)
1
Slow exit (use
t
XARDs
)
PD
12
w
相關(guān)PDF資料
PDF描述
HYB18T512800AF-5 512-Mbit Double-Data-Rate-Two SDRAM
HYB25D128160CE-5 128 Mbit Double Data Rate SDRAM
HYB25D128400CE-6 128 Mbit Double Data Rate SDRAM
HYB25D128800CE-6 128 Mbit Double Data Rate SDRAM
HYB25D128160CE-6 128 Mbit Double Data Rate SDRAM
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
HYB18T512800AF-3S 制造商:Qimonda 功能描述: 制造商:Infineon Technologies AG 功能描述:32M X 16 DDR DRAM, 0.45 ns, PBGA84
HYB18T512800BF-2.5 功能描述:IC DDR2 SDRAM 512MBIT 60TFBGA RoHS:是 類別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:60 系列:- 格式 - 存儲(chǔ)器:EEPROMs - 串行 存儲(chǔ)器類型:EEPROM 存儲(chǔ)容量:16K (2K x 8) 速度:2MHz 接口:SPI 3 線串行 電源電壓:2.5 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 封裝/外殼:8-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:8-PDIP 包裝:管件 產(chǎn)品目錄頁面:1449 (CN2011-ZH PDF)
HYB18T512800BF-3.7 功能描述:IC DDR2 SDRAM 512MBIT 60TFBGA RoHS:是 類別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:150 系列:- 格式 - 存儲(chǔ)器:EEPROMs - 串行 存儲(chǔ)器類型:EEPROM 存儲(chǔ)容量:4K (2 x 256 x 8) 速度:400kHz 接口:I²C，2 線串口 電源電壓:2.5 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 封裝/外殼:8-VFDFN 裸露焊盤 供應(yīng)商設(shè)備封裝:8-DFN（2x3） 包裝:管件 產(chǎn)品目錄頁面:1445 (CN2011-ZH PDF)
HYB18T512800BF-3S 功能描述:IC DDR2 SDRAM 512MBIT 60TFBGA RoHS:是 類別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 格式 - 存儲(chǔ)器:EEPROMs - 串行 存儲(chǔ)器類型:EEPROM 存儲(chǔ)容量:1K (128 x 8) 速度:100kHz 接口:UNI/O?（單線） 電源電壓:1.8 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 封裝/外殼:8-TSSOP，8-MSOP（0.118"，3.00mm 寬） 供應(yīng)商設(shè)備封裝:8-MSOP 包裝:帶卷 (TR)
HYB25D128160AT-6 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:128 Mbit Double Data Rate SDRAM
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