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參數(shù)資料
| 型號： | GS1503-CFZ |
| 廠商： | Gennum Corporation |
| 元件分類： | Codec |
| 英文描述： | HD EMBEDDED AUDIO CODEC |
| 中文描述： | 高清嵌入式音頻編解碼 |
| 文件頁數(shù)： | 50/83頁 |
| 文件大?。?/td> | 815K |
| 代理商： | GS1503-CFZ |
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G
2.6.3 Audio Clock Phase Locked Loop
Figure 39 shows the configuration for deriving the
6.144MHz audio clock in AES/EBU and serial audio output
modes. The GS1503 will internally synchronize the audio
output to the corresponding ACLK. This configuration is not
required when DEC_MODE is set HIGH.
See the Reference
Design Section 3 for circuit specifics
.
Fig. 39 Block Diagram of GS1503 Audio Clock PLL
2.6.4 Audio Data Packet Detection
The audio data packet detect registers will be set HIGH
when a corresponding audio group DID has been detected
in the Chroma channel of the input video stream. Host
Interface register 013h, bits 7-4, report the individual audio
groups detected.
Y/Cb/Cr[19:0]
VIN[19:0]
AOUT5/6
GS1503
AOUT1/2
AOUT3/4
AOUT7/8
ACLKA
ACLKB
Audio Channels 1 & 2
Audio Channels 3 & 4
Audio Channels 5 & 6
Audio Channels 7 & 8
6.144MHz (128 fs)
PLLCNTA
PLLCNTB
Low
Pass
Filter
Low
Pass
Filter
VCXO
24.576MHz
VCXO
24.576MHz
÷4
÷4
6.144MHz (128 fs)
Register Settings
NAME
DESCRIPTION
ADDRESS
BIT
SETTING
DEFAULT
ADPG4_DET
Audio group 4 data packet detection (1:Detection)
013
7
-
0
ADPG3_DET
Audio group 3 data packet detection (1:Detection)
6
-
0
ADPG2_DET
Audio group 2 data packet detection (1:Detection)
5
-
0
ADPG1_DET
Audio group 1 data packet detection (1:Detection)
4
-
0
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