- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄375767 > FDC37N958FRTQFP (Electronic Theatre Controls, Inc.) DIODE ZENER SINGLE 200mW 5.1Vz 5mA-Izt 0.0588 2uA-Ir 2 SOD-323 3K/REEL PDF資料下載
參數(shù)資料
| 型號： | FDC37N958FRTQFP |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | DIODE ZENER SINGLE 200mW 5.1Vz 5mA-Izt 0.0588 2uA-Ir 2 SOD-323 3K/REEL |
| 中文描述： | 筆記本電腦的I / O控制器，具有增強型鍵盤和系統(tǒng)控制 |
| 文件頁數(shù)： | 92/316頁 |
| 文件大?。?/td> | 999K |
| 代理商： | FDC37N958FRTQFP |
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SMSC DS – FDC37N958FR
Page 86
Rev. 09/01/99
BIT 3
Parity Enable bit. When bit 3 is a logic "1", a
parity bit is generated (transmit data) or
checked (receive data) between the last data
word bit and the first stop bit of the serial data.
(The parity bit is used to generate an even or odd
number of 1s when the data word bits and the
parity bit are summed).
BIT 4
Even Parity Select bit. When bit 3 is a logic "1"
and bit 4 is a logic "0", an odd number of logic
"1"'s is transmitted or checked in the data word
bits and the parity bit. When bit 3 is a logic "1"
and bit 4 is a logic "1" an even number of bits is
transmitted and checked.
BIT 5
Stick Parity bit. When bit 3 is a logic "1" and bit 5
is a logic "1", the parity bit is transmitted and then
detected by the receiver in the opposite state
indicated by bit 4.
BIT 6
Set Break Control bit. When bit 6 is a logic "1",
the transmit data output (TXD) is forced to the
Spacing or logic "0" state and remains there (until
reset by a low level bit 6) regardless of other
transmitter activity. This feature enables the
Serial Port to alert a terminal in a communications
system.
BIT 7
Divisor Latch Access bit (DLAB). It must be set
high (logic "1") to access the Divisor Latches of
the Baud Rate Generator during read or write
operations. It must be set low (logic "0") to access
the Receiver Buffer Register, the Transmitter
Holding Register, or the Interrupt Enable Register.
MODEM CONTROL REGISTER (MCR)
Address Offset = 4H, DLAB = X, READ/WRITE
This 8 bit register controls the interface with the
MODEM or data set (or device emulating a
MODEM). The contents of the MODEM control
register are described below.
BIT 0
This bit controls the Data Terminal Ready (nDTR)
output. When bit 0 is set to a logic "1", the nDTR
output is forced to a logic "0". When bit 0 is a
logic "0", the nDTR output is forced to a logic "1".
BIT 1
This bit controls the Request To Send (nRTS)
output. Bit 1 affects the nRTS output in a manner
identical to that described above for bit 0.
BIT 2
This bit controls the Output 1 (OUT1) bit. This bit
does not have an output pin and can only be read
or written by the CPU.
BIT 3
Output 2 (OUT2). This bit is used to enable an
UART interrupt. When OUT2 is a logic "0", the
serial port interrupt output is forced to a high
impedance state - disabled. When OUT2 is a
logic "1", the serial port interrupt outputs are
enabled.
BIT 4
This bit provides the loopback feature for
diagnostic testing of the Serial Port. When bit 4 is
set to logic "1", the following occur:
1. The TXD is set to the Marking State(logic "1").
2. The
receiver
Serial
disconnected.
3. The output of the Transmitter Shift Register is
"looped back" into the Receiver Shift Register
input.
4. All MODEM Control inputs (nCTS, nDSR, nRI
and nDCD) are disconnected.
5. The four MODEM Control outputs (nDTR,
nRTS, OUT1 and OUT2) are internally
connected to the four MODEM Control inputs
(nDSR, nCTS, RI, DCD).
Input
(RXD)
is
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