參數(shù)資料
型號(hào)： FDC37N958FRTQFP
廠商： Electronic Theatre Controls, Inc.
英文描述： DIODE ZENER SINGLE 200mW 5.1Vz 5mA-Izt 0.0588 2uA-Ir 2 SOD-323 3K/REEL
中文描述： 筆記本電腦的I / O控制器，具有增強(qiáng)型鍵盤(pán)和系統(tǒng)控制
文件頁(yè)數(shù)： 229/316頁(yè)
文件大?。?/td> 999K
代理商： FDC37N958FRTQFP
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SMSC DS – FDC37N958FR
Page 223
Rev. 09/01/99
Register Description
The ACCESS.bus interface has four internal
register locations. Two of these, Own Address
register S0’ and Clock register S2, are used for
initialization of the chip. Normally they are only
written once directly after resetting of the chip.
The other two registers, the Data register S0,
and the Control/Status register S1, (which
functions as a double register) are used during
actual data transmission/reception. Register s0
performs all serial-to-parallel interfacing with the
ACCESS.bus.
Register
S1
contains
ACCESS.bus status information required for bus
access and/or monitoring.
ACCESS.bus CONTROL/STATUS REGISTER
S1
The
ACCESS.bus operation and provides status
information. This register has separate read and
write functions for all bit positions. The write-
only section provides register access control and
control over ACCESS.bus signals, while the
read-only section provides ACCESS.bus status
information.
control/status
register
controls
the
ACCESS.bus Control/Status Register S1:
D6
D5
W
W
ES0
Reserved
D6
D5
R
R
0
STS
CONTROL
R/W
Bit Def
Status
R/W
Bit Def
D7
W
PIN
D7
R
PIN
D4
W
D3
W
ENI
D3
R
LRB
D2
W
STA
D2
R
AAS
D1
W
STO
D1
R
LAB
D0
W
ACK
D0
R
nBB
Reserved
D4
R
BER
Bit Definitions
Register S1 Control Section
The write-only section of S1 enables access to
registers S0, S1 and S2, and also controls
ACCESS.bus operation.
BIT 7
PIN
Pending Interrupt Not. Writing the PIN bit to a
logic “1” deasserts all status bits except for the
nBB (Bus Busy) - nBB is not affected. The PIN
bit is a self-clearing bit. Writing this bit to a logic
“0” has no effect. This may serve as a software
reset function.
BIT 6
ESO
Enable Serial Output. ESO enables or disables
the serial ACCESS.bus I/O. When ESO is high,
ACCESS.bus
communication
is
enabled;
communication with serial shift register S0 is
enabled and the S1 bus status bits are made
available for reading. With ESO = 0, bits ENI,
STA, STO and ACK of S1 can be read for test
purposes.
BIT 5 and 4
Reserved
BIT 3 ENI
This bit enables the internal interrupt, nINT,
which is generated when the PIN bit is active
(logic 0).
BIT 2 and 1 STA and STO
These bits control the generation of the
ACCESS.bus Start condition and transmission of
slave address and R/nW bit, generation of
repeated Start condition, and generation of the
STOP condition (see Table 72).
相關(guān)PDF資料
PDF描述
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FDC37N972FBGA WAF 制造商:SMSC 功能描述:
FDC37N972TQFP 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:SMSC 功能描述:
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