參數(shù)資料
型號(hào)： FDC37N958FRTQFP
廠商： Electronic Theatre Controls, Inc.
英文描述： DIODE ZENER SINGLE 200mW 5.1Vz 5mA-Izt 0.0588 2uA-Ir 2 SOD-323 3K/REEL
中文描述： 筆記本電腦的I / O控制器，具有增強(qiáng)型鍵盤(pán)和系統(tǒng)控制
文件頁(yè)數(shù)： 34/316頁(yè)
文件大?。?/td> 999K
代理商： FDC37N958FRTQFP
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SMSC DS – FDC37N958FR
Page 28
Rev. 09/01/99
DIGITAL OUTPUT REGISTER (DOR)
FDC I/O Base Address + 0x02 (READ/WRITE)
The DOR controls the drive select and motor
enables of the disk interface outputs. It also
contains the enable for the DMA logic and a
software reset bit. The contents of the DOR are
unaffected by a software reset. The DOR can be
written to at any time.
7
6
5
4
3
2
1
0
MOT
EN3
0
MOT
EN2
0
MOT
EN1
0
MOT
EN0
0
DMAEN nRESE
T
0
DRIVE
SEL1
0
DRIVE
SEL0
0
RESET
COND.
0
BIT 0 and 1 DRIVE SELECT
These two bits are binary encoded for the two
drive selects output pins nDS0 and nDS1, thereby
allowing only one drive to be selected at one time.
BIT 2 nRESET
A logic "0" written to this bit resets the FDC. This
reset will remain active until a logic "1" is written to
this bit. This software reset does not affect the
DSR and CCR registers, nor does it affect the
other bits of the DOR register. The minimum
reset duration required is 100ns, therefore
toggling this bit by consecutive writes to this
register is a valid method of issuing a software
reset.
BIT 3 DMAEN
PC/AT and Model 30 Mode:
Writing this bit to logic "1" will enable the FDC’s
nDACK and TC inputs and enable the FDC’s DRQ
and Interrupt outputs. This bit being a logic "0"
will disable the FDC’s nDACK and TC inputs, and
hold the FDC’s DRQ and Interrupt outputs in a
high impedance state. This bit is a logic "0" after
a reset.
PS/2 Mode: In this mode the TC and the FDC’s
DRQ, nDACK, and Interrupt pins are always
enabled. During a reset, the DRQ, nDACK, TC,
and Interrupt pins will remain enabled, but this bit
will be cleared to a logic "0".
BIT 4 MOTOR ENABLE 0
This bit controls the nMTR0 disk interface output.
A logic "1" in this bit will cause the output pin to
assert.
BIT 5 MOTOR ENABLE 1
This bit controls the nMTR1 disk interface output.
A logic "1" in this bit will cause the output pin to
assert.
BIT 6 MOTOR ENABLE 2
This bit controls the nMTR2 disk interface output.
A logic "1" in this bit will cause the output pin to
assert.
BIT 7 MOTOR ENABLE 3
This bit controls the nMTR3 disk interface output.
A logic "1" in this bit will cause the output pin to
assert.
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PDF描述
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