- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄375767 > FDC37N958FRTQFP (Electronic Theatre Controls, Inc.) DIODE ZENER SINGLE 200mW 5.1Vz 5mA-Izt 0.0588 2uA-Ir 2 SOD-323 3K/REEL PDF資料下載
參數(shù)資料
| 型號： | FDC37N958FRTQFP |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | DIODE ZENER SINGLE 200mW 5.1Vz 5mA-Izt 0.0588 2uA-Ir 2 SOD-323 3K/REEL |
| 中文描述： | 筆記本電腦的I / O控制器，具有增強型鍵盤和系統(tǒng)控制 |
| 文件頁數(shù)： | 121/316頁 |
| 文件大小： | 999K |
| 代理商： | FDC37N958FRTQFP |
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SMSC DS – FDC37N958FR
Page 115
Rev. 09/01/99
Table 48 - Mode Descriptions
DESCRIPTION*
MODE
000
001
010
011
100
101
110
111
SPP mode
PS/2 Parallel Port mde
Parallel Port Data FIFO mode
ECP Parallel Port mode
EPP mode (If this option is enabled in the configuration registers)
(Reserved)
Test mode
Configuration mode
*Refer to ECR Register Description
DATA and ecpAFifo PORT
ADDRESS OFFSET = 00H
Modes 000 and 001 (Data Port)
The Data Port is located at an offset of '00H' from
the base address. The data register is cleared at
initialization by RESET. During a WRITE
operation, the Data Register latches the contents
of the data bus on the rising edge of the nIOW
input. The contents of this register are buffered
(non inverting) and output onto the PD0 - PD7
ports. During a READ operation, PD0 - PD7 ports
are read and output to the host CPU.
Mode 011 (ECP FIFO - Address/RLE)
A data byte written to this address is placed in the
FIFO and tagged as an ECP Address/RLE. The
hardware at the ECP port transmitts this byte to
the peripheral automatically. The operation of this
register is ony defined for the forward direction
(direction is 0). Refer to the ECP Parallel Port
Forward Timing Diagram, located in the Timing
Diagrams section of this data sheet.
DEVICE STATUS REGISTER (dsr)
ADDRESS OFFSET = 01H
The Status Port is located at an offset of '01H'
from the base address. Bits 0-2 are not
implemented as register bits, during a read of the
Printer Status Register these bits are a low level.
The bits of the Status Port are defined as follows:
BIT 3 nFault
The level on the nFault input is read by the CPU
as bit 3 of the Device Status Register.
BIT 4 Select
The level on the Select input is read by the CPU
as bit 4 of the Device Status Register.
BIT 5 PError
The level on the PError input is read by the CPU
as bit 5 of the Device Status Register. Printer
Status Register.
BIT 6 nAck
The level on the nAck input is read by the CPU as
bit 6 of the Device Status Register.
BIT 7 nBusy
The complement of the level on the BUSY input is
read by the CPU as bit 7 of the Device Status
Register.
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