參數(shù)資料
型號(hào)： FDC37N958FRTQFP
廠商： Electronic Theatre Controls, Inc.
英文描述： DIODE ZENER SINGLE 200mW 5.1Vz 5mA-Izt 0.0588 2uA-Ir 2 SOD-323 3K/REEL
中文描述： 筆記本電腦的I / O控制器，具有增強(qiáng)型鍵盤和系統(tǒng)控制
文件頁數(shù)： 109/316頁
文件大小： 999K
代理商： FDC37N958FRTQFP
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SMSC DS – FDC37N958FR
Page 103
Rev. 09/01/99
Table 44 - Parallel Port Connector
STANDARD
nStrobe
PData<0:7>
HOST
CONNECTOR
1
2-9
PIN NUMBER
129
124-121,
119-116
115
114
113
EPP
ECP
nWrite
PData<0:7>
nStrobe
PData<0:7>
10
11
12
nAck
Busy
PE
Intr
nWait
(NU)
nAck
Busy, PeriphAck(3)
PError,
nAckReverse(3)
Select
nAutoFd,
HostAck(3)
nFault(1)
nPeriphRequest(3)
nInit(1)
nReverseRqst(3)
nSelectIn(1,3)
13
14
112
128
Select
nAutofd
(NU)
nDatastb
15
127
nError
(NU)
16
126
nInit
(NU)
17
125
nSelectin
nAddrstrb
(1) = Compatible Mode
(3) = High Speed Mode
Note:
For the cable interconnection required for ECP support and the Slave Connector pin numbers,
refer to the IEEE P1284 D2.0 Standard, “Standard Signaling Method for a Bi-directional Parallel
Peripheral Interface for Personal Computers”, September 10, 1993. This document is available
from the IEEE.
IBM XT/AT COMPATIBLE, BI-DIRECTIONAL
AND EPP MODES
DATA PORT
ADDRESS OFFSET = 00H
The Data Port is located at an offset of '00H' from
the base address. The data register is
cleared at nitialization by RESET. During a
WRITE operation, the Data Register latches the
contents of the data bus with the rising edge of
the nIOW input. The contents of this register are
buffered (non inverting) and output onto the
PD0-PD7 ports. During a READ operation in SPP
mode, PD0-PD7 ports are buffered (not latched)
and output to the host CPU.
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PDF描述
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FDC37N972FBGA WAF 制造商:SMSC 功能描述:
FDC37N972TQFP 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:SMSC 功能描述:
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