參數(shù)資料
型號： FDC37N958FRTQFP
廠商： Electronic Theatre Controls, Inc.
英文描述： DIODE ZENER SINGLE 200mW 5.1Vz 5mA-Izt 0.0588 2uA-Ir 2 SOD-323 3K/REEL
中文描述： 筆記本電腦的I / O控制器，具有增強型鍵盤和系統(tǒng)控制
文件頁數(shù)： 242/316頁
文件大?。?/td> 999K
代理商： FDC37N958FRTQFP
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SMSC DS – FDC37N958FR
Page 236
Rev. 09/01/99
Table 74 - IRQSER SAMPLING PERIODS
SIGNAL SAMPLED
Not Used
IRQ1
nSMI/IRQ2
IRQ3
IRQ4
IRQ5
IRQ6
IRQ7
IRQ8
IRQ9
IRQ10
IRQ11
IRQ12
IRQ13
IRQ14
IRQ15
IRQSER PERIOD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
# OF CLOCKS PAST START
2
5
8
11
14
17
20
23
26
29
32
35
38
41
44
47
The SIRQ data frame will now support IRQ2
from a logical device; previously IRQSER Period
3 was reserved for use by the System
Management Interrupt (nSMI). When using
Period 3 for IRQ2 the user should mask off the
FDC37N958FR’s SMI via the ESMI Mask
Register. Likewise, when using Period 3 for
nSMI, the user should not configure any logical
devices as using IRQ2.
IRQSER Period 14 is used to transfer IRQ13.
Logical devices 0 (FDC), 3 (Par Port), 4 (Ser
Port 1), 5 (Ser Port 2), 6 (RTC), and 7 (KBD) will
have IRQ13 as a choice for their primary
interrupt.
Stop Cycle Control
Once all IRQ/Data Frames have completed the
host controller will terminate IRQSER activity by
initiating a Stop Frame. Only the host controller
can initiate the Stop Frame. A Stop Frame is
indicated when the IRQSER is low for two or
three clocks. If the Stop Frame’s low time is two
clocks then the next IRQSER cycle’s sampled
mode is the Quiet mode; and any IRQSER
device may initiate a Start Frame in the second
clock or more after the rising edge of the Stop
Frame’s pulse. If the Stop Frame’s low time is
three clocks, then the next IRQSER cycle’s
sampled mode is the continuous mode, and only
the host controller may initiate a Start Frame in
the second clock or more after the rising edge of
the Stop Frame’s pulse.
Latency
Latency for IRQ/Data updates over the IRQSER
bus in bridge-less systems with the minimum
IRQ/Data Frames of seventeen will range up to
96 clocks (3.84
"
S with a 25 MHz PCI Bus or
2.88
"
s with a 33 MHz PCI Bus). If one or more
PCI to PCI Bridge is added to a system, the
latency
for
IRQ/Data
secondary or tertiary buses will be a few clocks
longer
for
synchronous
approximately double for asynchronous buses.
updates
from
the
buses,
and
EOI/ISR Read Latency
Any serialized IRQ scheme has a potential
implementation issue related to IRQ latency.
IRQ latency could cause an EOI or ISR Read to
precede an IRQ transition that it should have
followed. This could cause a system fault. The
host interrupt controller is responsible for
ensuring that these latency issues are mitigated.
The recommended solution is to delay EOIs and
ISR Reads to the interrupt controller by the
same amount as the IRQSER Cycle latency in
order to ensure that these events do not occur
out of order.
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PDF描述
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