參數(shù)資料
型號： FDC37B787QF
廠商： SMSC Corporation
英文描述： Super I/O Controller with ACPI Support, Real Time Clock and Consumer IR
中文描述： 超級I / O與ACPI支持控制器，實時時鐘和消費性紅外
文件頁數(shù)： 121/249頁
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代理商： FDC37B787QF
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GENERAL PURPOSE I/O
The FDC37B78x provides a set of flexible
Input/Output control functions to the system
designer through the 21 dedicated independently
programmable General Purpose I/O pins (GPIO).
The GPIO pins can perform simple I/O or can be
individually configured to provide predefined
alternate functions. VBAT Power-On-Reset
configures all GPIO pins as non-inverting inputs.
Description
Each GPIO port requires a 1-bit data register
123
and an 8-bit configuration control register. The
data register for each GPIO port is represented as
a bit in one of three 8-bit GPIO DATA Registers,
GP1, GP5, and GP6. All of the GPIO registers are
located in Logical Device Block No. 8 in the
FDC37B78x device configuration space. The
GPIO DATA Registers are also optionally
available at different addresses when the
FDC37B78x is in the Run state. The GPIO ports
with their alternate functions and configuration
state register addresses are listed in. Note: three
bits 5-7 of GP5 are not implemented.
TABLE 52 - GENERAL PURPOSE I/O PORT ASSIGNMENTS
ALT.
FUNC. 1
FUNC. 2
FUNC. 3
nSMI
-
-
nRING
EETI
1
-
WDT
P17
EETI
1
LED
-
-
IRRX2
-
-
IRTX2
-
-
nMTR1
-
-
nDS1
-
-
PCI_CLK
IRQ14
GPIO
DRVDEN1
5
GPIO
IRQ8
nROMCS
2
IRQ11
GPIO
nROMOE
2
IRQ12
GPIO
RD0
2,3
IRQ1
GPIO
RD1
2,3
IRQ3
GPIO
RD2
2,3
IRQ4
GPIO
RD3
2,3
IRQ5
GPIO
RD4
2,3
IRQ6
GPIO
RD5
2,3
IRQ7
GPIO
RD6
2,3
IRQ8
GPIO
RD7
2,3
IRQ10
GPIO
Note 1. Refer to the section on Either Edge Triggered Interrupt Inputs.
Note 2. At power-up, RD0-7, nROMCS and nROMOE function as the XD Bus. To use RD0-7 for
alternate functions, nROMCS must stay high until those pins are finished being programmed.
Note 3. These pins cannot be programmed as open drain pins in their original function.
Note 4. The GPIO Data and Configuration Registers are located in Logical Device 8.
Note 5: This pin defaults to its GPIO function. See Configuration Registers.
RUN STATE GPIO DATA REGISTER ACCESS
The GPIO data registers as well as the Watchdog
Timer Control, and the Soft Power Enable and
Status registers can be accessed by the host
PIN NO.
QFP
77
78
79
80
81
82
4
6
39
2
91
92
83
84
85
86
87
88
89
90
DEFAULT
FUNCTION
GPIO
GPIO
GPIO
GPIO
GPIO
GPIO
GPIO
GPIO
ALT.
ALT.
DATA
REGISTER
(HEX)
GP1
(CRF6)
DATA
REGISTER
BIT NO.
0
1
2
3
4
5
6
7
0
2
3
4
0
1
2
3
4
5
6
7
CONFIG.
REGISTER
4
(HEX)
CRE0
CRE1
CRE2
CRE3
CRE4
CRE5
CRE6
CRE7
CRC8
CRCA
CRCB
CRCC
CRD0
CRD1
CRD2
CRD3
CRD4
CRD5
CRD6
CRD7
-
nSMI
EETI
1
EETI
1
nSMI
LED
nRING
WDT
P17
-
-
-
GP5
(CRF9)
GP6
(CRFA)
when the chip is in the run state if CR03 Bit[7] = 1.
The host uses an Index and Data port to access
these registers. The Index and Data port power-
on default addresses are 0xEA and 0xEB
respectively. In the configuration state the Index
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