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參數(shù)資料
| 型號： | CN8223EPF |
| 英文描述： | ATM/SONET TRANSCEIVER|CMOS|QFP|160PIN|PLASTIC |
| 中文描述： | 的ATM / SONET的收發(fā)器|的CMOS | QFP封裝| 160PIN |塑料 |
| 文件頁數(shù)： | 28/161頁 |
| 文件大小： | 1865K |
| 代理商： | CN8223EPF |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁當前第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁
1.0 Product Description
CN8223
1.9 Logic Diagram
ATM Transmitter/Receiver with UTOPIA Interface
1-18
Conexant
100046D
Figure 1-11. CN8223 Logic Diagram
Receive Clock Input
Receive Clock In PECL
Receive Serial In PECL
Receive Input
Transmit Clock Input
Transmit Clock In PECL
Transmit Input
Transmit Overhead
FIFO Data Bus In
FIFO Control Input
8 kHz Clock Input
One-Second Clock Sync
Receiver Hold Input
Test Input
Test Inputs
Reset
Processor Clock
Chip Select
Address Strobe
Write/Read Control
Output Enable
Processor Data Bus
Address Bus
8/16-Bit Mode Select
Bus In
98
–
105,
108
109
–
116
Microprocessor
Interface
Transmit Clock Output
Transmit Outputs
Transmit Clock Out PECL
Transmit Serial Out PECL
Loss of Cell Delineation
RXCKI
RXCKI_HS
±
RXIN_HS
±
RXIN[8:0]
TXCKI
TXCKI_HS
±
TXIN
TCLKO
TXOUT[8:0]
TCLKO_HS
±
TXOUT_HS
±
LOCD
Line Framer/PHY
Interface
I
I
I
I
I
I
I
TXOVH[7:0]
I
O
O
O
O
O
Framing Overhead
Interface
O
O
O
O
O
Receive Overhead Bus Out
Receive Overhead Markers
Receive Overhead Clocks
Transmit Overhead Clock
Transmit Overhead Marker
RXOVH[7:0]
RMRKR[1:0]
ROVH_CLK[1:0]
TOVH_CLK
TMRKR
FDAT_IN[8:0]
FCTRL_IN[7:0]
I
I
UTOPIA/FIFO
Interface
FDAT_OUT[8:0]
FCTRL_OUT[16:0]
O
O
FIFO Data Bus Out
FIFO Control Outputs
I
I
I
I
I
I/O
I
PRCLK
CS
~
AS
~
W/R
~
OE
~
D[15:0]
A[7:1]
DL_INT
STAT_INT
O
O
FEAC/HDLC Interrupt
Status/Counter Interrupt
8KCKI
ONESECI
RCV_HLD
NTEST
TEST1, TEST3
RESET
I
I
I
I
I
I
Clock and Control
O One-Second Output
ONESECO
15
–
19,
154,155
22,25
10
11,12
20,21
30
31
33
–
36,
42,43,
56
–
58
28,29
38,39
122
156
–
159
8,9
6,7
55
52
2
–
5,
23,24
32
44
–
51
I
37
97
96
94
95
92
65,
SEL8BIT
82
–
84
85
–
91
62
61
123
59
119
118
143
–
145,
148
–
153
124
–
132,
135
–
142
63
64
60
68
–
79,
117,
I = Input, O = Output
8
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