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參數(shù)資料
| 型號： | CN8223EPF |
| 英文描述： | ATM/SONET TRANSCEIVER|CMOS|QFP|160PIN|PLASTIC |
| 中文描述： | 的ATM / SONET的收發(fā)器|的CMOS | QFP封裝| 160PIN |塑料 |
| 文件頁數(shù)： | 101/161頁 |
| 文件大小： | 1865K |
| 代理商： | CN8223EPF |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁當(dāng)前第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁
CN8223
3.0 Registers
ATM Transmitter/Receiver with UTOPIA Interface
3.4 Transmit Control Registers
100046D
Conexant
3-15
to be transmitted.
0x60
—
DL_CTRL_STAT (HDLC Data Link Control and Status Register)
The DL_CTRL_STAT register is located at address 0x60. The eight LSBs of this register are control bits and
can be read or written. The eight MSBs are status bits and can only be read. Programming of the HDLC data
link is discussed in
Section 2.8
.
Bit
Field
Size
Name
Description
15
1
Receiver Interrupt
Indicates that the receiver needs service. A read to DL_CTRL_STAT clears this
interrupt.
14
1
Transmitter
Interrupt
Indicates that the transmitter needs service. A write to DL_CTRL_STAT clears this
interrupt.
13
–
11
3
RX Bytes[2:0]
A 3-bit pointer to the last location written in the receive message buffer by the data
link receiver.
10
1
Idle Code Received
Indicates that an idle flag sequence (0111 1110) was received on the receive data
link.
9
1
Bad FCS
Set when an erroneous Frame Check Sequence (FCS) was received at the end of a
message or an idle flag is received that is not byte aligned.
8
1
Abort Flag Received
Set if an abort sequence (seven consecutive 1s) was received on the receive data
link.
7
1
Enable Receive Data
Link Interrupt
Enables the receiver interrupt to appear on the DL_INT output pin.
6
1
Disable Data Link
Transmission
Forces the data link bits to all 1s.
5
–
3
3
TX Bytes[2:0]
A 3-bit pointer to the transmit message buffer indicating the location of the last byte
2
1
Abort Message
Causes the data link transmitter to halt the message in progress, send an abort flag,
and then resume transmission of idle flags on the data link.
1
1
Send FCS
Controls the transmission of the FCS at the end of a message block.
0
1
Send Message
Instructs the transmitter to begin transmission of a message block on the data link.
Setting this bit removes the data link from idle flag transmission mode and enables
transmitter interrupts to the controller for data bytes.
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