參數(shù)資料
型號： AM79C850KCW
廠商： ADVANCED MICRO DEVICES INC
元件分類： 微控制器/微處理器
英文描述： SUPERNET-R 3
中文描述： 1 CHANNEL(S), 100M bps, FDDI CONTROLLER, PQFP208
封裝： PLASTIC, QFP-208
文件頁數(shù)： 6/97頁
文件大?。?/td> 358K
代理商： AM79C850KCW
AMD
P R E L I M I N A R Y
6
SUPERNET 3
List of Figures
Figure 1.
Figure 2.
Figure 3.
Figure 4.
Figure 5.
Figure 6.
Figure 7.
Figure 8.
Figure 9.
Figure 10.
Figure 11.
Figure 12.
Figure 13.
Figure 14. Mode Register 2 (MDREG2) (NPADDR = 20h)
Figure 15. Status Register 3 – Upper 16 Bits (ST3U) (NPADDR = 61h)
Figure 16. Status Register 3 – Lower 16 Bits (ST3L) (NPADDR = 62h)
Figure 17. Buffer Memory Queue Organization
Figure 18.
Command Register
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Figure 19.
Command Register
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Figure 20.
Node Processor Comparand Register (AFCOMP2)
Figure 21.
Node Processor Comparand Register (AFCOMP1)
Figure 22.
Node Processor Comparand Register (AFCOMP0)
Figure 23.
Mask Register (AFMASK2)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 24.
Mask Register (AFMASK1)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 25.
Mask Register (AFMASK0)
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 26.
Personality Register
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Figure 27.
AF-MAC Interface Handshake
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 28. Clock Timings
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Figure 29.
NP Asynchronous Read
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Figure 30.
NP Asynchronous Write
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 31.
NP Synchronous Read and Write Except MDR Accesses
Figure 32.
NP Synchronous Read and Write MDR Accesses
Figure 33.
Host Interface Signal Timings
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 34.
NP DMA Signals
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Figure 35.
Host Interface Signal Timings
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 36.
Buffer Memory Read Cycle Timings
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 37.
Buffer Memory Write Cycle Timings
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 38.
PHY Interface Timings
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 39. MAC Miscellaneous Signal Timings
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Figure 40.
External CAM Interface Timings
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Figure 41. PHY Miscellaneous Signal Timings
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 42.
TEST Interface Signal Timings
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Figure 43.
PMD Interface Signal Timings
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Memory Receive Queue (Modified TAG Mode)
Register 3 (MDREG3)
Frame Selection Register (FRSELREG)
Delay Register (UNLCKDLY)
THRU_A Configuration
WRAP_A Configuration
WRAP_B Configuration
WRAP_S or SAS Configuration
Status Register 1 – Upper 16 Bits (ST1U) (NPADDR = 00h)
Status Register 1 – Lower 16 Bits (ST1L) (NPADDR = 01h)
Status Register 2 – Upper 16 Bits (ST2U) (NPADDR = 02h)
Status Register 2 – Lower 16 Bits (ST2L) (NPADDR = 03h)
Mode Register 1 (MDREG1) (NPADDR = 10h)
24
26
29
31
32
32
33
33
41
41
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42
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43
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